常见IO电平标准
FPGA的IO引脚电平以及驱动电流设置的影响问题
FPGA的IO引脚电平以及驱动电流设置的影响问题FPGA IO驱动能⼒设置对设计的影响FPGA有各种逻辑电平输出标准信号，包括1.2V1.8V以及3.3V理论上⽽⾔可以通过改变IO输出电平的设置改变输出，但实际上并不能因此达到要求，需要改变电路板⼦上的跳线帽才能修改该电平，此外修改IO的驱动电流或者IO输出电平，能够达到改变驱动波形的输出。
最近调试⼀个FPGA设计，其实也是⽼的设计，以前已经调试通了，这次只是有⼀些⼩的更新。
但是在调试的过程中发现虽然⼤的功能上没有什么问题了，但是设计的可靠性⼤打折扣，经常在负荷⽐较⼤的时候就down掉了。
苦苦调试未果，因为实在是发现不了有什么问题了。
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后来⽤逻辑分析仪查看IO⼝上的波形发现，原本应该是⼲净的数据波形的IO上，出现了很多⽑刺。
如图1所⽰。
图1中上⾯波形是期望的波形，⽽下⾯的波形是实际从逻辑分析仪中看到的波形。
由于波形不⼲净从⽽导致判别电路产⽣误判，导致电路失效。
分析了⼀下，可能是IO的驱动能⼒不够导致线上的电平不能马上到达期望的波形，从⽽产⽣抖动。
⼜仔细看了下以前的设计，发现原来的设计中IO的驱动能⼒设置为24mA，⽽新的设计中没有相关设置，采⽤的是默认的12mA。
尝试改了驱动能⼒，再次Implementate设计、上机试验、OK。
看来以后的设计中还是需要注意下IO的驱动能⼒啊。
后注：后来⽤⽰波器看了⼀下IO上的波形，当驱动能⼒为12mA时的近端波形如图2所⽰：从图2波形可以看到：在上升沿和下降沿的中间由于信号的反射导致电平在阈值附近震荡，从⽽出现了前⾯在逻辑分析仪中看到的波形。
后⼜看了下将驱动能⼒设为24mA时的近端波形，如图3所⽰：图3中可以看到反射虽然依然存在，但位置有所变动，已经离开了中间的敏感区域，从⽽可以在逻辑分析仪中得到⼲净的波形。
这也解释了为什么设计会受到IO驱动能⼒的影响。
想要彻底的消除近端反射，同时保证在远端可以信号的信号质量，⽬前还没想到什么办法，看来只有修改设计，避免设计在向外Drive总线时，同时直接检测IO上的波形。
电平标准
一些电平标准下面总结一下各电平标准，和新手以及有需要的人共享一下^_^.现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
逻辑电平高低电平标准
逻辑电平高低电平标准TTL:Transistor-TransistorLogic三极管结构。
Vcc:5V;VOH=2.4V;VOL=0.5V;VIH=2V;VIL=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分"砍"掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(LowVoltageTTL)。
3.3VLVTTL:Vcc:3.3V;VOH=2.4V;VOL=0.4V;VIH=2V;VIL=0.8V。
2.5VLVTTL:Vcc:2.5V;VOH=2.0V;VOL=0.2V;VIH=1.7V;VIL=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意:TTL电平一般过冲都会比较严重，可在始端串22欧或33欧电阻，TTL电平输入脚悬空时内部认为是高电平。
要下拉的话应用1k以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS:ComplementaryMetalOxideSemiconductorPMOS+NMOS。
Vcc:5V;VOH=4.45V;VOL=0.5V;VIH=3.5V;VIL=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
3.3VLVCMOS:Vcc:3.3V;VOH=3.2V;VOL=0.1V;VIH=2.0V;VIL=0.7V。
2.5VLVCMOS:Vcc:2.5V;VOH=2V;VOL=0.1V;VIH=1.7V;VIL=0.7V。
CMOS使用注意:CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
fpga的电平标准
FPGA的电平标准
FPGA（Field Programmable Gate Array）是一种可编程逻辑芯片，它可以通过重新编程来实现不同的逻辑功能。
在FPGA中，电平标准通常是指输入/输出端口所需的电压和电流等级。
以下是一些常见的FPGA电平标准：
1. LVDS（Low V oltage Differential Signaling）：一种低电压差分信号传输标准，常用于高速串行通信和数字视频传输。
2. LVDS-25：一种低电压差分信号传输标准，常用于高速串行通信和数字视频传输。
3. LVCMOS（Low V oltage CMOS）：一种低电压CMOS 信号传输标准，常用于数字电路和存储器接口。
4. DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory）：一种高速存储器接口标准，常用于计算机内存接口。
5. SPI（Serial Peripheral Interface）：一种串行通信协议，常用于嵌入式系统和传感器接口。
6. I2C（Inter-Integrated Circuit）：一种串行通信协议，常用于嵌入式系统和传感器接口。
7. UART（Universal Asynchronous Receiver/Transmitter）：一种串行通信协议，常用于嵌入式系统和计算机接口。
8. HDL（Hardware Description Language）：一种硬件描述
语言，用于编写FPGA的硬件描述语言程序。
总之，不同的FPGA电平标准适用于不同的应用场景，设计者需要根据具体情况选择合适的电平标准。
电平标准分类
电平标准分类要了解逻辑电平的内容，首先要知道以下几个概念的含义：1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。
2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。
3：输出高电平（V oh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此V oh。
4：输出低电平（V ol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此V ol。
5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。
它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平<Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。
对于一般的逻辑电平，以上参数的关系如下：V oh > Vih > Vt > Vil > V ol。
6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。
7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。
8：Iih：逻辑门输入为高电平时的电流（为灌电流）。
9：Iil：逻辑门输入为低电平时的电流（为拉电流）。
门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。
开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。
对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：（1）：RL < （VCC－V oh）/（n*Ioh＋m*Iih）（2）：RL > （VCC－V ol）/（Iol＋m*Iil）其中n：线与的开路门数；m：被驱动的输入端数。
51单片机io口输出低电平,但接了lcd后变成高电平
51单片机io口输出低电平,但接了lcd后变成高电平1.引言1.1 概述概述部分的内容可以如下所示：在当前的电子设备应用中，单片机（Microcontroller）作为一种常见的电子控制器件，被广泛应用于各个领域。
而51单片机作为一种经典的单片机系列，也被广泛使用。
在使用51单片机进行控制时，IO口的控制是必不可少的一部分。
然而，在实际应用中，有时我们会遇到一些奇怪的问题。
比如，当我们将51单片机的IO口设置为输出低电平时，但是当我们接上LCD液晶显示屏之后，电平却变成了高电平，这究竟是为什么呢？本文将会对这个问题进行深入的探讨和分析。
首先，我们将介绍51单片机的IO口输出低电平的原理和应用场景。
然后，我们将会详细讨论当我们接上LCD液晶显示屏后，为什么IO口的电平会发生变化，其原因是什么。
通过本文的研究和分析，我们旨在帮助读者更好地理解51单片机的IO口输出低电平和LCD接口之间的关系，并引导读者解决此类问题时采取合适的措施。
接下来，我们将会从两个方面展开讨论。
首先，我们将介绍51单片机IO口输出低电平的基本原理和相关知识。
随后，我们将探讨当我们接上LCD液晶显示屏后，为什么IO口的电平会变为高电平。
通过本文的研究和分析，我们旨在帮助读者更好地理解这个问题，并提供一些解决方案，从而使读者能够更加顺利地进行51单片机与LCD液晶显示屏的接口设计和开发工作。
欢迎阅读本文，希望能为您带来有益的信息和启发。
1.2文章结构文章结构部分的内容可以包括以下内容：在本文中，将按照以下结构来描述和分析51单片机IO口输出低电平接上LCD后电平变高的现象。
首先，将在引言部分概述本文的主题和目的。
接下来，在正文部分，将详细介绍和解释51单片机IO口输出低电平的原理和机制，并通过实例来说明。
然后，将进一步探讨接上LCD后电平变高的原因，包括可能存在的电路连接问题和信号干扰等因素。
最后，在结论部分将总结全文的主要观点和结论，并进行结果分析和讨论。
常用电平及接口电平
常用电平及接口电平常用电平及接口电平目录一.常用逻辑电平标准 (3)1.1 COMS电平 (4)1.2 LVCOMS电平 (5)2.1 TTL电平 (5)2.2 LVTTL电平 (5)3.1 LVDS电平 (6)4.1 PECL(VCC=5V)/LVPECL(VCC=3.3V)电平 (7)5.1 CML电平 (7)6.1 VML电平 (7)7.1 HSTL电平 (8)7.2 SSTL电平 (8)二．常用接口电平标准 (9)1. RS232、RS485、 RS422 (9)2 DDR1 ,DDR2,DDR3 (10)3 PCIE2. 0、PCIE3.0 (11)4 USB2.0, USB3.0 (13)5 SATA2.0, SATA3.0 (14)6 GTX高速接口 (14)一.常用逻辑电平标准附图1：附图2：附图3：附图4：1.1 COMS电平电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V输入高压（VIH） 3.5 V输入低压（VIL) 1.5 V输出高压（VOH) 4.44 V输出低压（VOL）0.5 V共模电压（VT） 2.5 V传输延迟时间(25-50ns)最高速率耦合方式1.2 LVCOMS电平LVCOMS电平参数条件最大值典型值最小值单位备注电源电压（VCC） 3.6 3.3 2.7 V输入高压（VIH）0.7VCC V输入低压（VIL) 0.2VCC V输出高压（VOH) VCC-0.1 V输出低压（VOL）0.1 V共模电压（VT）0.5VCC V最高速率耦合方式2.1 TTL电平电平参数条件最大值典型值最小值单位备注电源电压（VCC） 5.5 5 4.5 V输入高压（VIH） 2 V输入低压（VIL) 0.8 V输出高压（VOH) 2.4 V输出低压（VOL）0.5 V共模电压（VT） 1.5 V传输延迟时间(5-10ns)，最高速率耦合方式2.2 LVTTL电平电平参数条件最大值典型值最小值单位备注电源电压（VCC）3.6 3.3 3 V 输入高压（VIH）2 V 输入低压（VIL) 0.8 V 输出高压（VOH) 2.4 V 输出低压（VOL）0.4 V 共模电压（VT） 1.5 V 最高速率耦合方式3.1 LVDS电平最高速率：3.125Gbps耦合方式：4.1 PECL(VCC=5V)/LVPECL(VCC=3.3V)电平最高速率：LVPECL为10+Gbps耦合方式：5.1 CML电平最高速率：10+Gbps耦合方式：VCC相同时CML与CML之间采用直流耦合，VCC不同时CML与CML 之间采用交流耦合6.1 VML电平电平参数条件最大值典型值最小值单位备注电源电压（VCC）V输入高压（VIH）V输入低压（VIL) V输出高压（VOH) 1.65 V输出低压（VOL） 0.85 V共模电压（VT） 1.25 V最高速率耦合方式VML电平与LVDS电平兼容，TLK2711输出是VML 电平。
stm32复位后io口电平状态
不是很明白你问的内容。
在没有任何操作的情况下，STM32通用推挽输出模式的引脚默认低电平，也就是有电的状态。
所以在配置的时候通常会先把引脚的电平设置拉高，让电路不产生电流。
有电到没电这一过程也就是引脚电平从低到高的过程。
细化到电路上，拿LED做例子，LED都是一端连在STM32引脚这边，另一端连在n 伏的电压上对吧。
有电压这边肯定是高电平的，当STM32引脚为低电平时就会与电压这边的高电平产生电流，成为有电状态。
当STM32引脚的电平由低电平改为高电平后自然就无法再与电压那边的高电平产生电流，也就变为没电状态了。
stm32复位后I/O口电平状态STM32上电复位瞬间I/O口的电平状态默认是浮空输入,因此是高阻。
做到低功耗.STM32的IO管脚配置口默认为浮空输入，把选择权留给用户，这是一个很大的优势：一方面浮空输入确保不会出现用户不希望的默认电平（此时电平取决于用户的外围电路）；另一方面降低了功耗，因为不管是上拉还是下拉，都会有电流消耗。
从另一个角度来看，不管I/O管脚的默认配置如何，还是需要在输出的管脚外加上拉或下拉，这是为了保证芯片上电期间和复位时，输出的管脚始终处于已知的电平。
─ 输入浮空─ 输入上拉─ 输入下拉─ 模拟输入─ 开漏输出─ 推挽式输出─ 推挽式复用功能─ 开漏复用功能IO端口复位后处于浮空状态，也就是其电平状态由外围电路决定，这很重要，如果设计工业品的话，这是必须要确定的；IO引脚可以兼容5V电源；文案编辑词条B 添加义项?文案，原指放书的桌子，后来指在桌子上写字的人。
现在指的是公司或企业中从事文字工作的职位，就是以文字来表现已经制定的创意策略。
文案它不同于设计师用画面或其他手段的表现手法，它是一个与广告创意先后相继的表现的过程、发展的过程、深化的过程，多存在于广告公司，企业宣传，新闻策划等。
基本信息中文名称文案外文名称Copy目录1发展历程2主要工作3分类构成4基本要求5工作范围6文案写法7实际应用折叠编辑本段发展历程汉字"文案"(wén àn)是指古代官衙中掌管档案、负责起草文书的幕友,亦指官署中的公文、书信等;在现代，文案的称呼主要用在商业领域，其意义与中国古代所说的文案是有区别的。
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常用I/O电平标准
2011-10-20
现在常用的电平标准有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
1. TTL（Transistor-Transistor Logic 三极管结构）
Vcc：5V；Voh >= 2.4V；Vol <= 0.5V；Vih >= 2V；Vil <= 0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
2. LVTTL（Low Voltage TTL）
LVTTL又分3.3V、2.5V以及更低电压的LVTTL。
l 3.3V LVTTL： Vcc：3.3V；Voh >= 2.4V；Vol <= 0.4V；Vih >= 2V；Vil <= 0.8V。
l 2.5V LVTTL： Vcc：2.5V；Voh >= 2.0V；Vol <= 0.2V；Vih >= 1.7V；Vil <= 0.7V。
更低的LVTTL不常用就先不讲了，多用在处理器等高速芯片，使用时查看芯片手册就OK 了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻。
TTL电平输入脚悬空时内部认为是高电平。
要下拉的话应用1k以下电阻下拉。
TTL输出不能驱动CMOS输入。
3. CMOS（Complementary Metal Oxide Semiconductor MOS）
Vcc：5V；Voh >= 4.45V；Vol <= 0.5V；Vih >= 3.5V；Vil <= 1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL 直接相互驱动。
l 3.3V LVCMOS：Vcc：3.3V；Voh >= 3.2V；Vol <= 0.1V；Vih >= 2.0V；Vil <= 0.7V。
l 2.5V LVCMOS：Vcc：2.5V；Voh >= 2V；Vol <= 0.1V；Vih >= 1.7V；Vil <= 0.7V。
CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC定值（比如一些芯片是0.7V）时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
4. ECL（Emitter Coupled Logic发射极耦合逻辑电路－差分结构）
Vcc = 0V；Vee = －5.2V；Voh = －0.88V；Vol = －1.72V；Vih = －1.24V；Vil = －1.36V。
速度快，驱动能力强，噪声小，很容易达到几百兆的应用。
但是功耗大，需要负电源。
为简化电源，出现了PECL（ECL结构，改用正电压供电）和LVPECL。
l PECL（Pseudo/Positive ECL）
Vcc = 5V；Voh = 4.12V；Vol = 3.28V；Vih = 3.78V；Vil = 3.64V 。
l LVPELC（Low Voltage PECL）
Vcc = 3.3V；Voh = 2.42V；Vol = 1.58V；Vih = 2.06V；Vil = 1.94V。
ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。
中间可用交流耦合、电阻网络或专用芯片进行转换。
以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。
（如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。
但两种方式工作后直流电平都在1.95V左右。
）
前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。
5. LVDS（Low Voltage Differential Signaling）
差分对输入输出，内部有一个恒流源3.5～4mA，在差分线上改变方向来表示0和1。
通过外部的100欧匹配电阻（并在差分线上靠近接收端）转换为±350mV的差分电平。
LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。
100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
下面的电平用的可能不是很多，由于篇幅关系，只简单做一下介绍。
如果感兴趣的话可以联系我。
6. CML
是内部做好匹配的一种电路，不需再进行匹配。
三极管结构，也是差分线，速度能达到3G以上。
只能点对点传输。
7. GTL
类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。
1.2V 电源供电。
l GTL：Vcc = 1.2V；Voh >= 1.1V；Vol <= 0.4V；Vih >= 0.85V；Vil <= 0.75V 。
l PGTL/GTL+： Vcc = 1.5V；Voh >= 1.4V；Vol <= 0.46V；Vih >= 1.2V；Vil <= 0.8V 。
8. HSTL
主要用于QDR存储器的一种电平标准：一般有V¬；CCIO = 1.8V和V¬；CCIO =1.5V。
和上面的GTL相似，输入为比较器结构，比较器一端接参考电平（VCCIO/2），另一端接输入信号。
对参考电平要求比较高（1%精度）。
9. SSTL
主要用于DDR存储器，与HSTL基本相同。
V¬；CCIO = 2.5V，输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。
对参考电平要求比较高（1%精度）。
HSTL和SSTL 大多用在300M以下。
10. RS232和RS485
RS232采用±12～15V供电，我们电脑后面的串口即为RS232标准。
+12V表示0，－12V表示1。
可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。
RS485是一种差分结构，相对RS232有更高的抗干扰能力。
传输距离可以达到上千米。