第二章 基于8086的微型计算机组成(第二节存储器)

补充：典型存储器芯片和译码器芯片
（一）62256
（二）3-8译码器74LS138
2、62256逻辑图
62256是32K*8的CMOS静态RAM
1、62256引脚图 A14 A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VCC WE A13 A8 A9 A11 OE A10 CS D7 D6 D5 D4 D3
第二节 内部存储器
2.2.1 存储器概述 2.2.2 随机存储器（RAM） 2.2.3 只读存储器（ROM） 2.2.4 存储器连接与扩展 2.2.5 8086与存储器连接 2.2.6 微机内存储器的组织
2.2.1 存储器概述
作用：存放待加工的原始数据和中间计算结果以及系统或 用户程序等。 存储器分类 1. 按内存储器与外存储器来分类
主要产品有: Intel 2186、2187（8K×8位)。 封装形式有：SIMM（Single In-line Memory Modle) 单边沿连接插脚
DIMM（Dual In-line Memory modle) 双边沿连接插脚
2.2.4 只读存储器（ROM）
1. 掩膜ROM和PROM 一、掩膜ROM（Read Only Memory）
S
（4）用紫外线照射可驱 散浮动栅（浮栅上的电荷 形成光电流泄漏），原有 信息全部擦除（擦除后内 容全为“1” ），便可再 次改写。
2.2.2 半导体存储器的性能指标 1. 容量：指一个存储器芯片能存储的二进制信息。 存储器芯片容量=存储单元数×每单元的数据位数 例：6264 8KB = 8K × 8bit 6116 2KB = 2K × 8bit
1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB； 1GB=210MB=1024MB；1TB=210GB=1024GB。
两个5:32译码器组成行列形式选中单元， 大大减少引线。

A0 A1 A2 A3 A4
行 译 码 器
X0
0-0
0-31
X31 31-0 31-31
D(I/O)
读写 控制 电路
Y0 列译码器
Y31
CE OE WE
A5
i.接收片选信号（CE或CS） ii.接收R/W信号 0 1
2. 可擦除的PROM 一、EPROM（紫外线可擦除） 1. 基本存储电路
（1）由浮栅雪崩注入的 FAMOS器件构成。
（2）当浮栅有足够的电 荷积累时，记录的信息为 0，没有一定的电荷积累 时，信息为1。
G
D
（3）用户可以多次编程 。 编程加写脉冲后，某些存 储单元的PN结表面形成浮 动栅，阻挡通路，实现信 息写入。
控制逻辑电路：
接收片选信号CS及来自CPU的读/写控制信号，形成芯片内 部控制信号，控制数据的读出和写入。
数据缓冲器：
寄存来自CPU的写入数据或从存储体内读出的数据。
存储体：
存储体是存储芯片的主体，由基本存储元按照一定的排列 规律构成。
1. 存储体
一个基本存储电路能 存储1位2#数。
行线X 六 管 基 本 存 储 电 路
CD
ES(－) ES(－) 数据线D”1”
动、静RAM比较： 动：容量大，速度慢，功耗低，刷新电路复杂。 静：容量小，速度快，功耗大，无刷新电路。 二、典型芯片uPD424256 μPD424256的容量是256K×4，片内需log2256K=18个地址信号， 外接9根地址线，由内部多路开关将外部18根地址线分两次送入。 5.2.3 高速RAM（由DRAM进行改进，因RAM价格高） 一、基于预测技术的DRAM （超页模式EDO DRAM） edo dram 扩展数据输出（extended data out－edo，有时也称为超 页模式）dram和突发式edo dram是两种基于页模式内存的内 存技术。edo技术在普通dram的接口上增加了一些逻辑电路， 利用了地址预测功能，缩短了读写周期并消除了等待状态， 使得突发式传送更加迅速，提高了数据的存取速度。
D N-1
RAM基本结构框图
二、典型芯片HM6264BL 低功耗 CMOS SRAM， 容量8K×8bit； DIP封装，单一5V电源供电。 28PIN，输入输出电平与TTL兼容。最大存储时间70～120ns。
1. 引脚及其含义
2. 工作方式 表5-1为HM6264BL工作方式真值表（功能表）。
Y0 Y1 地 址 译 码 器
0 1
Y1023 1023 CE OE WE
读写控制电路
D(I/O)
译码输出线 210＝1024 根。 引线太多，制造困难。 ② 双地址译码（右图2） ： 有X、Y两个译码器，每个有10/2个 输入，210/2个输出，共输出210/2 ×210/2=210（1024）个状态，而输出 线只有2× 210/2根。
2. 按存储载体材料分类
半导体材料 — 半导体存储器：TTL型、MOS型、ECL型、I L型等； 磁性材料 — 磁带存储器、软磁盘存储器和硬磁盘存储器等； 光介质材料 — CD-ROM、DVD等。
2
3. 按存储器的功能来分类
按存储器与CPU的关系分类 控制存储器CM 、主存储器MM 、高速缓冲存储器Cache 、 外存储器EM ； 按存储器的读写功能分类 读写存储器RWM 、只读存储器ROM； 按数据存储单元的寻址方式分类 随机存取存储器RAM 、顺序存取存储器SAM 、直接存取存储器 DAM ； 按半导体器件原理分类 晶体管逻辑存储器TTL 、发射极耦合存储器ECL 、单极性器件存 储器MOS；
内存（RAM+ROM）：（半导体存储器，本章内容)
存 储 器
外存
磁盘
软盘：普通1.44M 硬盘：从10MB~几百GB CD、DVD (650MB、4.7GB）
光盘
磁光盘MO：高密度、大容量、快速、 “无限次”擦写、 寿命长、可靠性高、抗干扰强、性价比高 （1.3GB~几个GB）
e盘（基于USB接口的电子盘等）
字选线 “1”
G S C T1 D ① 设 T1导通时（字选线＝1），将 D＝1 写入，则C上有电荷。 ② 字选线撤消，T1截止。 ③ T1导通（字选线＝1）才能读。 读时：D本为0，CD无电荷。 导通时C上电荷转移到 CD 上，所以D为1； 若C上原无电荷，则D为0； 电容C通常小于数据线上的分布电容 CD，每个数据读出后，C上的电荷经 CD释放，信息被破坏。所以需要刷 新——周期性不断充电。刷新时间 2ms—8ms。（刷新即在数据线上加电 压，给C充电，然后关断T。）
A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS OE
1、74LS138引脚图 A B C G2A G2B G1 Y7 GND 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
（1）T1和T2组成一个双稳 态触发器，用于保存数据。 T3和T4为负载管。 （2）如O1点为数据Q，则 O2点为数据/Q。 （3）行选择线有效（高电 平）时， O1 、 O2处的数据 信息通过门控管T5和T6送至 T7和T8 。 （4）列选择线有效（高电 平）时， T7和T8处的数据信 息通过门控管T7和T8送至芯 片C的引脚，读控制线有效 则输出至数据线。
表 5-1
CS1 1 × 0 CS2 × 0 1
HM6242BL工作方式
WE × × 1 OE × × 1 工作方式 低功耗 低功耗 输出禁止 I/O信号 高阻 高阻 高阻
0
0
1
1
1
0
0
×
读
写
Dout
Din
6264SRAM与CPU的连接
8086CPU
6264
WR
RD
WE
OE
3. 读写周期时序
（1）读周期
掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。 掩膜ROM以有/无跨接 管子来区分0/1信息：有为0， 无（被光刻而去掉）为1。
位线 D 3
D2 0 1 1 1
D1 D0 1 0 0 1 0 1 1 0
字线 单元0 单元1
单元2 单元3
1 1 0 0
二、PROM（Programmable ROM）
Q
Q
列线Y
写控制（高有效） 数据线
读控制（高有效）
2. 外围电路 （1）地址译码器 ——对外部地址信号译码， 用以选择要访问的单元。
若要构成1K×1b个存储单元， 需10根地址线，1根数据线。 ① 单地址译码（右图1）：
译码器为10:1024，
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
0 1 写有效 读有效
选中芯片 未选中
常用RAM有： 6116 6264 62256
APA P+1 … AK
A0 A1 A P-1
X 译 码
Y译码 存储体 存储器控 制逻辑
I/O 缓 冲 R/W CE
例：一片62256 为32K*8的RAM 地址线15根， 数据线8根， RAM的控制信 D0 号为3根 D1 （WE,OE,CE）。
存储体（R-S触发器构成的存储矩阵） 外围电路 译码电路、缓冲器 I/O控制电路
0 地 址 译 码 器 1 2n-1 存储 矩阵 0 1 m 数 据 缓 冲 器
n位 地址
m位 数据
CS 控制 逻辑 R/W
存储芯片内部构成示意图
地址译码器：
接收来自CPU的n位地址，经译码后产生2n个地址选择信号， 实现对片内存储单元的选址。