JK触发器_D触发器_RS触发器_T触发器_真值表
触发器真值表
任务1触发器电路一、实验目的1、掌握D触发器、JK触发器等基本触发电路的原理与设计2、掌握时序电路的分析与设计的方法3、学习VHDL语言中构造体的不同描述方式的异同二、实验内容1、编写VHDL语言源程序，实现D触发器、JK触发器等基本触发电路2、扩展任务：设计其他如RS触发器，并分析它们相互转化的方法3、通过模拟和仿真，分析和验证各种出发器的逻辑功能及其触发方式三、实验要求1、列写D触发器、JK触发器的真值表2、编写实现D触发器、JK触发器功能的VHDL语言程序3、利用实验装置验证程序正确性，分析触发的方式4、写出完整的实验报告(包括上述图表和程序等)四、实验原理说明1、正边沿触发的D触发器的电路符号如图2-4所示。
从输入输出引脚而言，它有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。
D触发器的真值表如表2-2所示。
从表中可以看出：D触发器的输出端只有在正边沿脉冲过后，输入端d的数据才可以被传递到输出端q。
表1D触发器真值表数据输入端时钟输入端clk 数据输出端qdX 0 不变X 1 不变0 - 01 - 12、带复位和置位功能的JK触发器电路符号如图2-5所示。
JK触发器的输入端有置位输s 复位输入clr，控制输入j和k，时钟输入clk；输出端有数据输出q和反向输出qb。
JK触发器的真值表如表2-3所示。
表2-3JK触发器真值表输入端输出端st clr clk j k Q qb0 1 X X X 1 01 0 X X X 0 10 0 X X X X X1 1 - 0 1 0 11 1 - 1 1 翻转翻转1 1 - 0 0 保持保持1 1 - 1 0 1 01 1 0 X X 保持保持编辑本段真值表定义表征逻辑事件输入和输出之间全部可能状态的表格。
真值表列出命题公式真假值的表。
通常以1表示真，0 表示假。
命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定，命题联结词的真值表给出了真假值的算法。
数字电子技术试卷试题答案汇总(完整版)
数字电子技术基础试卷试题答案汇总一、填空题（每空1分，共20分）1、逻辑代数中3种基本运算是 ， ， 。
2、逻辑代数中三个基本运算规则 ， ， 。
3、逻辑函数的化简有 ， 两种方法。
4、A+B+C= 。
5、TTL 及非门的u I ≤U OFF 时，及非门 ，输出 ，u I ≥U ON 时，及非门 ，输出 。
6、组合逻辑电路没有 功能。
7、竞争冒险的判断方法 ， 。
8、触发器它有 稳态。
主从RS 触发器的特性方程 ， 主从JK 触发器的特性方程 ，D 触发器的特性方程 。
二、 选择题（每题1分，共10分）1、相同为“0”不同为“1”它的逻辑关系是 （ ） A 、或逻辑 B 、及逻辑 C 、异或逻辑2、Y （A ，B ，C ，）=∑m （0，1，2，3）逻辑函数的化简式 （ ） A 、Y=AB+BC+ABC B 、Y=A+B C 、Y=A3、 A 、Y=AB B 、Y 处于悬浮状态 C 、Y=B A +4、下列图中的逻辑关系正确的是 （ ） A.Y=B A + B.Y=B A + C.Y=AB5、下列说法正确的是 （ ） A 、主从JK 触发器没有空翻现象 B 、JK 之间有约束 C 、主从JK 触发器的特性方程是CP 上升沿有效。
6、下列说法正确的是 （ ）A 、同步触发器没有空翻现象B 、同步触发器能用于组成计数器、移位寄存器。
C 、同步触发器不能用于组成计数器、移位寄存器。
7、下列说法是正确的是 （ ）A 、异步计数器的计数脉冲只加到部分触发器上B 、异步计数器的计数脉冲同时加到所有触发器上 C 、异步计数器不需要计数脉冲的控制8、下列说法是正确的是 （ ）A 、施密特触发器的回差电压ΔU=U T+-U T-B 、施密特触发器的回差电压越大，电路的抗干扰能力越弱 C 、施密特触发器的回差电压越小，电路的抗干扰能力越强9、下列说法正确的是（）A、多谐振荡器有两个稳态B、多谐振荡器有一个稳态和一个暂稳态C、多谐振荡器有两个暂稳态10、下列说法正确的是（）A、555定时器在工作时清零端应接高电平B、555定时器在工作时清零端应接低电平C、555定时器没有清零端三、判断题（每题1分，共10分）1、A+AB=A+B （）2、当输入9个信号时，需要3位的二进制代码输出。
实验八 触发器
1 0
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
R主＝0
，即Q*= 1 , Q* = 0
5.4 脉冲触发的触发器
④J＝1，K＝1 若Q＝0， Q＝1 S主＝1，R主＝0
在CLK＝1时，主 触发器翻转为“1” 即 Q*主= 1 在CLK的 Q*= 1 若Q＝1， Q＝0 在CLK的
J
1 1
1S C1 1R
Q主
1S C1
Q
CLK K
Q主
1R
Q
，从触发器由“0 ”翻转为“1”，即 S主＝0 在CLK＝1时，主触 发器翻转为“0”， 即 Q*主= 0 Q*= Q
R主＝1
，即Q*= 0, Q* = 1
5.4 脉冲触发的触发器
其功能表如表5.4.2所示 表5.4.2
CLK J
实验八 触发器
实验目的
1、掌握基本RS、JK、T和D触发器的逻辑功能
2、掌握集成触发器的功能和使用方法 3、熟悉触发器之间相互转换的方法
实验原理
触发器概述 定义：能够存储1位二值信号的基本单元电路。 特点：a.具有两个能自行保持的稳定状态，用来 表 示逻辑状态的0和1,或二进制数的0和1 ; b.根据不同的输入信号可以置1或0. 分类: a. 按触发方式：电平触发器、脉冲触发器和边沿 触发器 b. 按逻辑功能方式：SR锁存器、JK触发器、D触 发器、T触发器、T触发器 c. 按结构：基本SR锁存器、同步SR触发器、主 从触发器、维持阻塞触发器、边沿触发器等
Q 1 0 1
× 0 1
1
也称为D锁存器，其特点是 在CLK的有效电平期间输出 状态始终跟随输入状态变化， 即输出与输入状态相同。
复习题(数电答案)
1．下列四种类型的逻辑门中，可以用（ D ）实现与、或、非三种基本运算。
A. 与门 B. 或门 C. 非门 D. 与非门 2. 根据反演规则，CD C B A F ++=)(的反函数为（A ）。
A. ))((''''''D C C B A F ++= B. ))((''''''D C C B A F ++= C. ))((''''''D C C B A F += D. ))(('''''D C C B A F ++= 3.逻辑函数F=)(B A A ⊕⊕ =（ A ）。
A. BB. AC. B A ⊕D. B A ⊕4. 最小项ABCD 的逻辑相邻最小项是（ A ）。
A. ABCDB. ABCDC. ABCDD. ABCD 5. 对CMOS 与非门电路，其多余输入端正确的处理方法是（D ）。
A. 通过大电阻接地（>1.5K Ω）B. 悬空C. 通过小电阻接地（<1K Ω）D. 通过电阻接+VCC 6. 下列说法不正确的是（ C ）。
A ．当高电平表示逻辑0、低电平表示逻辑1时称为正逻辑。
B ．三态门输出端有可能出现三种状态（高阻态、高电平、低电平）。
C ．OC 门输出端直接连接可以实现正逻辑的线与运算。
D ．集电极开路的门称为OC 门。
7．已知74LS138译码器的输入三个使能端（E 1=1， E 2A = E 2B =0）时，地址码A 2A 1A 0=011，则输出 Y 7 ～Y 0是( C ) 。
A. 11111101B. 10111111C. 11110111D. 111111118. 若用JK 触发器来实现特性方程为1+n QQ AB Q +=A ，则JK 端的方程为（ A ）。
A.J=AB ，K=AB.J=AB ，K=AC. J =A ，K =ABD.J=B A ，K=AB 9．要将方波脉冲的周期扩展10倍，可采用（ C ）。
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
第5章-触发器
JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受 到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态 转变
0
置1 清0 翻转 翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明 保持 置1
1 1 0 0 清0
&
&
1 1 1 不定 防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点 由两个触发器构成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被 封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1
数字电路锁存器详解
5.3 门控锁存器
1、门控 RS锁存器 电路结构和工作原理
门控RS锁存器是在基本锁存器的基础上增加两个与门G3 和G4，由锁存使能信号E控制。
≥1
G4
≥1
G3
E
E = 0 时， G3和G4 被封
锁，Q3和Q4都为 0 ，S、
R端的电平不影响输出，
基本锁存器保持；
E
E = 1 时， G3和G4开放，
S
R Q
Q
不 置1 允 置1 置0
许
置1
保不 持允
许
不 确 定
9
5、与非门组成的基本RS锁存器
Q G1 &
R
Q
&
G2
S
Q
Q
R
S
RS
10
这种触发器的触发信号是低电平有效，因此在逻 辑符号的输入端处有小圆圈。
11
基本锁存器的特点总结
◆有两个互补的输出端，有两个稳定的状态 ◆有复位（Q=0）、置位（Q=1）、保持原状态三种功能 ◆ R为复位输入端，S为置位输入端，可以是低电平有效， 也可以是高电平有效，取决于锁存器的结构 ◆由于反馈线的存在，无论是复位还是置位，有效信号只 需要作用很短的一段时间，即“一触即发”
要求CP高电平期间J、 K的状态保持不变。
CP
Q F主 Q
S CP R
1
&
&
J.
CP
K
1 0
逻辑功能分析 (1)J=1,K=1
设触发器原态为“0”态
翻转为“1”态 状态不变
Q
.
0 1
Q.
1 0
Q F从 Q
S CP R
数电模拟试卷
江西科技师范大学《数字电路》模拟试卷一――――――――――――――――――――――――――――――――――一、填空( 每空 1 分，共15 分)1.（17.25）10＝（）22.（65．52）10=（）8421ＢＣＤ＝（）163. [-0101]的原码是[ ]原，补码是[ ]补。
4. 格雷码的特点是相邻两个码组之间有（）位码元不同。
5. 若1010是余三码的一组代码，则它对应的十进制数是（）。
6. 除去有高、低电平两种输出状态外，三态门的第三态输出是（）状态7. 逻辑变量A 和2003个1异或的结果（）。
8. 二进制编码器，输入( )信号，输出( )码9. 要求JK触发器的状态由0→1，其激励输入端JK应为（）。
10. 用n级触发器组成的计数器，其最大计数模是（）。
11. 只读存储器ROM的功能是（）。
12. 将模拟信号转换为数字信号，应选用()电路。
二．选择题（每小题 2 分，共10 分）1.如图所示的电路，输出F的状态是（）A、AB、AC、1D、02. 若已知V DD=12V，V T=3V，则CMOS反相器输出高电平为（）A、3VB、12VC、9VD、3.6V3. 图示卡诺图的标准与或式是（）。
（A为权值高位）A、∏M(0,1,3,5,7,9)B 、∏M(0,1,2,5,6,9)C 、∑M(2,4,6,8,10,11,12,13,14,15)D 、∑M(3,4,7,8,10,11,12,13,14,15)4. 设某函数的表达式F=A+B ，若用4选1多路选择器（数据选择器）来设计，则数据端D 0D 1D 2D 3的状态是（ ）。
（设A 为权值高位）A 、0001B 、0111C 、0101D 、10105. 三极管作为开关时工作区域是( )。
A. 饱和区+放大区B. 击穿区+截止区C. 放大区+击穿区D. 饱和区+截止区三．化简下列逻辑函数，并表示为最简与或式( 每小题5分，共10 分)1.F(A,B,C,D)=∑m (1,3,4,5,10,11,12,13,14,15) 2. F(A,B,C,D)=∑m (3,4,5,10,11,12) +∑d (1,2,13)四 判断下列函数是否存在险象，若有则消除。