基本RS触发器

4. 应用
二、主从触发器
每一个CP下降沿，都会使 的状态变化 的状态变化， 每一个 下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四 下降沿 位二进制数，故称该电路为四位二进制计数器。 位二进制数，故称该电路为四位二进制计数器。 CP信号频率每经过一个触发器频率减半， Q4输出信号的 信号频率每经过一个触发器频率减半， 信号频率每经过一个触发器频率减半 频率是输入脉冲的十六分之一，这种频率之间的关系称为“ 频率是输入脉冲的十六分之一，这种频率之间的关系称为“分 信号的二分频， 信号的十六分频。 频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。 信号的二分频 信号的十六分频
输出： ， 输出：Q， Q
R S
RD
SD
Q
0
G2
G1
0
& &
1
G2
&
&
RD、SD为1 输出不变
1
RD
1
SD RD
1
1
SD
3. 工作原理
1
G1 Q Q
一、基本RS触发器 触发器
0 0 Q &
Q 1
1
Q
Q 1 G2
G2 G1
G2 G1
&
&
&
&
&
0
RD
1
SD RD
1
0
SD RD
0
0
SD
RD=0，SD=1： Q=1，Q=0 ， ， ： RD=1，SD=0： Q=0，Q=1 ， ， ： RD=0，SD=0： ， ： RD=1，SD=1： ， ：
（二）主从计数触发器 1. 组成
Q Q Q Q
二、主从触发器
Q Q
R 1R C1 1S S
R
C CP
S SD
C CP
R= Qn
2. 逻辑功能
RD R CP S SD
S= QRD n
Q n +1 = S + R Q n = Q n + Q n Q n = Q n
特征方程表明：每一个 的下降沿都会使触发器的输出 特征方程表明：每一个CP的下降沿都会使触发器的输出 状态发生一次变化。触发器以一位二进制数方式记录CP时钟 状态发生一次变化。触发器以一位二进制数方式记录 时钟 信号的个数，称其为计数触发器，也称为 触发器。 信号的个数，称其为计数触发器，也称为T触发器。 3. 逻辑符号
2. 逻辑功能 由两个同步RS触发器构成 由两个同步 触发器构成
二、主从触发器
从触发器 忽略异步输入信号 特征表 K J Qn+1 SD 0 0 Qn 主触发器 1 0 0 R = K Qn 0 1 1 Qn 时钟CP直接作用于主触发 时钟 直接作用于主触发 1 1 反相后作用于从触发器。 器，反相后作用于从触发器。
R 1R C1 1S S RD R CP S SD Q Q
2. 组成及工作原理 组成：由两个同步RS触发器级联而成 触发器级联而成。 组成：由两个同步 Βιβλιοθήκη 发器级联而成。二、主从触发器
工作原理： 工作原理： CP为高电平：主触发器输出 为高电平： 为高电平 从触发器 A、B按照同步 触发器的功能翻 按照同步RS触发器的功能翻 按照同步 从触发器的状态不变， 状态 转，从触发器的状态不变，Q状态 时钟CP直接作用于主触 时钟 直接作用于主触 保持。 反相后作用于从触发器。 保持。 反相后作用于从触发器。 发器， 发器， CP变为低电平：信号 、B作 变为低电平： 变为低电平 信号A 作 主触发器 为从触发器S 信号输入， 为从触发器 、R信号输入，从触 信号输入 发器状态变化。 发器状态变化。从触发器的动作 发生在CP的下降沿 的下降沿。 发生在 的下降沿。 CP为低电平以后：主触发器 为低电平以后： 为低电平以后 维持原状态不变， 维持原状态不变，从触发器的状 态不再改变。 态不再改变。 主从RS触发器的翻转只发生在 的下降沿。 触发器的翻转只发生在CP的下降沿 主从 触发器的翻转只发生在 的下降沿。
ARCHITECTURE rsff_a OF rsff2 IS BEGIN PROCESS(r, s) VARIABLE state : bit :='0'; BEGIN
一、基本RS触发器 触发器
端口(输入 输出 端口 输入/输出） 输入 输出） 定义
ASSERT NOT (r='0' AND s ='0') REPORT "Both r and s ='0'" SEVERITY error; IF r='1' AND s='1' THEN state := state; ELSIF r = '1' AND s = '0' THEN state := '1'; ELSE state := '0'; END IF; q <= state ; nq <= NOT ( state ) ;
第四章 触发器
基本RS触发器 主从触发器 边沿触发器 触发器的应用 小结
概述
触发器 能够存储一位二进制信息的基本单元电路。 能够存储一位二进制信息的基本单元电路。 触发器特点 1.具有两个稳定状态，分别表示逻辑0和逻辑 。 具有两个稳定状态，分别表示逻辑 和逻辑 和逻辑1。 具有两个稳定状态 2.在输入信号作用下，可从一种状态翻转到另一种状态；在输 在输入信号作用下，可从一种状态翻转到另一种状态； 在输入信号作用下 入信号取消后，能保持状态不变。 入信号取消后，能保持状态不变。 触发器分类 按触发方式分：电位触发方式、主从触发方式及边沿触发方式。 触发方式分 电位触发方式、主从触发方式及边沿触发方式。 逻辑功能分 触发器、 触发器 触发器、 触发器和 触发器。 触发器和T触发器 按逻辑功能分：RS触发器、D触发器、JK触发器和 触发器。 触发器
4. 特征表 SD Q Q 1 0 1 0 RD、SD同时变 1 0 0 时 不定（X） 不定（ ） 为1时，输出不稳 1 不变 定。
RD 0 Q=1，Q=1，且不稳定 1 ， ， 0 Q，Q 保持不变 1 ，
动作特点： 动作特点：P188
4. 特征表 RD 0 1 0 1 SD 1 0 0 1 Q 0 1 Q 1 0
一、基本RS触发器 触发器
（三）同步RS触发器 同步 触发器 2. 特征表 R 0 0 1 1 3. 特征方程
Q n + 1 = S + RQ n SR = 0
S 0 1 0 1
Qn+1 Qn 1 0 X
CP=1： ： S=0，R=0：Qn+1=Qn ， ： S=1，R=0：Qn+1=1 ， ： S=0，R=1：Qn+1=0 ， ： S=1，R=1：Qn+1= X ， ：
二、主从触发器
（三）主从JK触发器 主从 触发器 1. 逻辑符号 输入信号： 、 输入信号：J、K 时钟输入： 时钟输入：CP 异步置0、 异步置 、置1：RD、SD ： 限制， （不受CP限制，低有效） 不受 限制 低有效） 输出信号： 、 输出信号：Q、Q
R 1K C1 1J S RD K CP J SD Q Q
Qn+1
Qn
SD
00
01
11
10 1 1
输入同为1， 特征方程 输入同为 ，输出不变
Qn ：原状态或现态 Qn+1：新状态或次态 +1
Qn +1 = S D + R DQn RD + S D = 1
约束条件： 约束条件：输入信 号不能同时为零。 号不能同时为零。
6. VHDL描述 描述
ENTITY rsff2 IS PORT(r, s : IN bit; q, nq : OUT bit); END rsff2;
R G4
&
1
&
1
Q S G3
Q
&
&
1R C1 1S R CP S
S=0，R=1：Qn+1=0 ， ： R S CP S=1，R=1：Qn+1= X ， ： 输入端R、 通过非门作 输入端 、S通过非门作 － 符号： 符号： 用于基本RS触发器 触发器。 动作特点： 用于基本 触发器。 动作特点：P190－191
一、基本RS触发器 触发器
（一）与非门构成的基本RS触发器 与非门构成的基本 触发器 1. 逻辑符号 输入：RD，SD 输入： 2. 组成结构 RD=1，SD=1： Q=0，Q=1 ， ， ： 两个稳定状态： RD=1，SD=1： Q=1，Q=0 两个稳定状态： ， ， ： 1
G1 Q Q Q
Q
Q
END PROCESS ; END rsff_a;
不定状态 的描述
逻辑功能 的描述
状态输出
一、基本RS触发器 触发器
（二）或非门构成的基本RS触发器 或非门构成的基本 触发器 1. 逻辑符号 2. 组成结构 3. 特征表、特性方程 特征表、
Q Q G1 Q Q G2
输入： 输入：RD，SD
输出： ， 输出：Q， Q
5. 特征方程 特征表 RD 0 0 0 0 1 1 1 1 SD 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 X X 0 0 1 1 0 1
一、基本RS触发器 触发器
Qn+1卡诺图 +1 输入同为0， 输入同为 ，输出不定 R
D
有效， 0 置0有效，输出 为00 有效 输出Q为 × 0 1 × 0 1 置1有效，输出Q为1 有效，输出 为 有效
约束条件：输入不能同时为 。 约束条件：输入不能同时为1。