nRF24LE1 schematic and PCB layout
土壤湿度无线检测系统的设计
分类号
密级公开学号201508279031
本科毕业设计
设计题目：土壤湿度无线检测系统的设计
作 者：邹懿
指导教师：周润珍（讲师）
专 08日
答辩日期：2019年01月19日
学位授予单位：重庆文理学院
中国重庆
2019年1月
Graduation Thesis of Chongqing University of Arts andSciences
This design is a kind of soil humidity wireless detection system, which uses wireless communication technology to eliminate the restriction of complex environment on soil humidity detection, and can effectively realize the effective transmission of soil humidity information, so as to facilitate the monitoring of soil humidity in real time. This system is divided into two parts: detection and monitoring. STC89C52RC is used as the control chip and YL-69 humidity sensor is used as the detection end. After A/D conversion, the collected information is transmitted through NRF24L01 wireless communication chip. At the same time, the switch state of the water pump is controlled by relay. After receiving the information, the monitoring terminal realizes the man-machine dialogue and alarm functions through the LCD display module and the alarm module. The input power supply voltage of this design is 5V±0.2V, the detection accuracy is 0 - 80 %, and the wireless transmission distance is 5-10m. The design has the characteristics of simple structure, low cost, convenient installation, practicability, real-time performance and miniaturization.
RF24L01开发文档
// SPI(nRF24L01) commands #define READ_REG 0x00 // Define read command to register #define WRITE_REG 0x20 // Define write command to register #define RD_RX_PLOAD 0x61 // Define RX payload register address #define WR_TX_PLOAD 0xA0 // Define TX payload register address #define FLUSH_TX 0xE1 // Define flush TX register command #define FLUSH_RX 0xE2 // Define flush RX register command #define REUSE_TX_PL 0xE3 // Define reuse TX payload register command #define NOP 0xFF // Define No Operation, might be used to read status register
三、模块结构和引脚说明
RF24L01模块使用Nordic公司的nRF24L01芯片开发而成。
Fytoo Tech
四、工作方式
RF24L01有工作模式有四种：
收发模式 配置模式
Fytoo Tech
空闲模式 关机模式
工作模式由PWR_UP register 、PRIM_RX register和CE决定，详 见下表。
二、接口电路
Fytoo Tech
说明： (1) VCC脚接电压范围为 1.9V~3.6V之间，不能在这个区间之外， 超过3.6V将会烧毁模块。推荐电压3.3V左右。 (2) 除电源VCC和接地端，其余脚都可以直接和普通的5V单片机 IO口直接相连，无需电平转换。当然对3V左右的单片机更加适用 了。 (3) 硬件上面没有SPI的单片机也可以控制本模块，用普通单片 机IO口模拟SPI不需要单片机真正的串口介入，只需要普通的单 片机IO口就可以了，当然用串口也可以了。 (4) 9脚接地脚,需要和母板的逻辑地连接起来；2脚和9脚悬空。 (5) 排针间距为100mil,标准DIP插针，如果需要其他封装接口， 比如密脚插针，或者其他形式的接口，可以联系我们定做。
PCBLAYOUT利用技术大全
PCB LAYOUT技术大全2020-06-08 10:24PCB LAYOUT技术大全2020-03-12 11:48PCB LAYOUT技术大全1.原理图常见错误：（1）ERC报告管脚没有接入信号：a. 创建封装时给管脚概念了I/O属性；b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；c. 创建元件时pin方向反向，必需非pin name端连线。
（2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部份调入pcb：生成netlist时没有选择为global。
（4）当利用自己创建的多部份组成的元件时，万万不要利用annotate.中常见错误：（1）网络载入时报告NODE没有找到：a. 原理图中的元件利用了pcb库中没有的封装；b. 原理图中的元件利用了pcb库中名称不一致的封装；c. 原理图中的元件利用了pcb库中pin number不一致的封装。
如三极管：sch中pin number 为e,b,c, 而pcb中为1，2，3。
（2）打印时老是不能打印到一页纸上：a. 创建pcb库时没有在原点；b. 多次移动和旋转了元件，pcb板界外有隐藏的字符。
选择显示所有隐藏的字符，缩小pcb, 然后移动字符到边界内。
（3）DRC报告网络被分成几个部份：表示那个网络没有连通，看报告文件，利用选择CONNECTED COPPER查找。
另外提示朋友尽可能利用WIN2000, 减少蓝屏的机遇；多几回导出文件，做成新的DDB 文件，减少文件尺寸和PROTEL僵死的机遇。
若是作较复杂得设计，尽可能不要利用自动布线。
在PCB设计中，布线是完成产品设计的重要步骤，能够说前面的预备工作都是为它而做的，在整个PCB中，以布线的设计进程限定最高，技术最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：自动布线及交互式布线，在自动布线之前，能够用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应幸免相邻平行，以避免产生反射干扰。
PCB Layout and SI 问答
PCB Layout and SI 问答PCB Layout and SI 问答1.如何实现高速时钟信号的差分布线？在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？专家解答:信号完整性基本上是阻抗匹配的问题。
而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。
解决的方式是靠端接(termination)与调整走线的拓朴。
差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。
平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。
一般以前者side-by-side实现的方式较多。
要用差分布线一定是信号源和接收端也都是差分信号才有意义。
所以对只有一个输出端的时钟信号是无法使用差分布线的2.关于高速差分信号布线.在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。
但是有观点认为这样会增大信号的衰减，影响传输距离。
是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。
我的信号1GHz以上，阻抗为50欧姆。
在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？谢谢！专家解答:会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。
这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。
第九章ARES PCB Layout设计基本概念
9
9.2
ARES PCB Layout设计基本概念
ARES PCB Layout的主要特性
Proteus 8.0 PCB Layout主要特点有： （8） 封装库包含通孔式（through hole）和表面粘贴式（surface mount，简称 SMT，包括SM782和IPC7351标准的SMT的封装）。具有多样式的焊盘/过孔， 丰富的二维图形符号库。 （9） 输出到打印机和绘图仪，包括了Valor的ODB++格式和传统的Gerber / Excellon的范围广泛。还可以输出DXF，PDF格式，EPS，WMF和BMP图形格 式。 （10） 利用Gerber浏览器， 可以预览、查看Gerber输出文件。 （11） 3D 可视化预览，可以输出STL、3D DXF和3DS格式。
9
ARES PCB Layout设计基本概念
9.1.1
PCB板层结构及术语
图
PCB板
9
ARES PCB Layout设计基本概念
9.1.2
PCB 板层结构
印制电路板包括刚性、揉性和刚揉结合的单面板（SSB）、双面板（DSB） 和多层板（MLB）。 （1）单面板 单面板是指仅一面有导电图形的印制板，即电路板一面覆铜，覆铜面用 来布线（设计电路导线）和元件焊接，则另一面用于放置直插式封装元器件。 单面板用于设计比较简单的电路。 （2） 双面板 顶层（Top Layer）和底层（Bottom Layer）都有铜模导线（Track）的 电路板，双面布线。元器件一般放在顶层，所以顶层也称为元件面 （Component Side），底层为焊接面（Solder side）。顶层与底层中间为 一层绝缘层，顶层与底层通过过孔（Via）和焊盘（Pad）实现电器连接。 用于设计较为复杂电路。 （3） 多层板 由交替的导电图形层和绝缘材料层叠压粘合而成而成的电路板，除了顶 层和底层外，内部还有一层或者多层相互绝缘的导电层。各层之间通过金属 氧化物过孔（Via，简称金属化孔）实现电气连接。
cadence allegro pcb layout详细教程
cadence allegro pcb layout详细教程
本文为大家带来cadence allegro pcb layout详细教程。
一、用Design Entry CIS（Capture）设计原理图1、创建工程file--》new--》project ；输入工程名称，指定工程放置路径；
2、设置操作环境OpTIons--》Preferencses：颜色：colors/Print
格子：Grid Display
杂项：Miscellaneous
常取默认值
3、配置设计图纸：设定模板：OpTIons--》Design Template：（应用于新图）
设定当前图纸OpTIons--》SchemaTIc Page Properities
4、创建元件及元件库File--》New Library --》选择要添加到的工程
Design --》New Part.（或者在Library处右击选择New Part）
（1）Homogeneous：复合封装元件中（多个元件图组成时）每个元件图都一样（default 适用于标准逻辑）
（2）Heterogeneous：复合封装元件（多个元件图组成时）中使用不一样的元件图（较适用于大元件）
一个封装下多个元件图，以View ext part（previous part）切换视图元器件封装：
（1）place --》line画线，用来画封装外形；
（2）place--》pin放置管脚；放单个或多个；
不同类型的管脚选择的type不同；
5、绘制原理图（1）放置电器。
L-Edit与layout
Metal1：金属1
Contact：接触孔
版图的层次定义
PMOS 版图层次（ CMOS P衬N阱工艺）
Active：有源区 P select：P+注入 Poly：栅 Metal1：金属1
Contact：接触孔
N-Well：n阱
版图的设计
■用到的设计规则 L-Edit自带的DRC设计规则
版图的设计
版图的设计
信号连线对称的图例
■
N管的周围应该加吸收少子电子的N型保护环（ntap），ntap环接 vdd；P管的周围应该加吸收少子空穴的P型保护环（ptap），ptap 环接gnd。双环对少子的吸收效果比单环好。 下图是一个N管保护环的例子。
nmos管
N阱
ptap保 护 环， 提供 衬 底 电 位 ntap保 护 环
■
在处理匹配性要求高的对管（如差分输入对管）时，采 用交叉对称的结构比较好 。下图为晶体管交叉对称 。
一般性注意事项
■ ■
■
■ ■ ■
Grid网格的大小不宜随意改动 。 引线孔千万不要叠在一起，应该并排放在一起 ，影响成 品率 。 走线相接触的地方，最好是overlap一下，以保证良好接 触 。 不要处处要求最小尺寸，应该略有冗余。 引脚的命名需要规范化，尽量都用英文字母 。 走线尽量多用M3、M4（电流承受能力强，电阻率小）。
CMOS管的宽长比定义
MOS W(um) L(um)
P1
N1
14
6
2
2
版图的设计规则
目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的 偏差和不同层版套准偏差可能带来的问题，尽可能地提高 电路制备的成品率。 定义：考虑器件在正常工作的条件下，根据实际工艺水平 (包括光刻特性、刻蚀能力、对准容差等)和成品率要求， 给出的一组同一工艺层及不同工艺层之间几何尺寸的限制， 主要包括线宽、间距、覆盖、露头、凹口、面积等规则， 分别给出它们的最小值，以防止掩膜图形的断裂、连接和 一些不良物理效应的出现。
PCBLayout基础必学知识点
PCBLayout基础必学知识点以下是PCB布局基础必学的知识点：1. PCB布局软件：了解并熟悉主流的PCB布局软件，如Altium Designer、Cadence Allegro等。
2. 元器件选型：根据设计需求选择合适的元器件，包括尺寸、功耗、特性等。
3. 片上布线规则：根据芯片厂商提供的设计指南，了解片上布线规则，如禁止区域、差分信号布线等。
4. 封装库管理：熟悉PCB封装库的使用，包括添加、编辑、创建封装符号等。
5. 杂散信号管理：合理引导与管理高速信号、地和电源信号的传输路径，避免信号互相干扰。
6. 信号完整性：了解信号完整性的概念和影响因素，如反射、串扰等，设计合理的终端匹配和阻抗控制。
7. 热管理：根据设计需求和元器件的热特性，合理布局散热元件，如散热片、散热孔等。
8. 电源管理：合理布局电源元件，降低电源噪声，确保供电稳定。
9. 关键信号布线：关键信号如时钟、复位等需要特殊布线，如避免交叉、降低噪声等。
10. 纹理规则：根据PCB制造厂商提供的纹理要求，了解合理规划纹理布局。
11. 设计规范：遵循相关的设计规范和标准，如IPC规范，确保设计的可靠性和可制造性。
12. DFM（Design For Manufacturability）设计：考虑到PCB制造过程中的制造要求和限制，设计合理的布局并优化PCB制造流程。
13. EMI（Electromagnetic Interference）控制：合理布局和布线，减小电磁干扰，确保设计的EMI性能。
14. 文件输出：掌握PCB制造文件的输出，如Gerber文件、BOM表格等。
这些是PCB布局基础必学的知识点，掌握这些知识可以帮助设计师设计出高质量和可靠的PCB布局。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
28.3.3 Bill Of Materials (BOM)
Designator Value Footprint Comment C1, C215pF0402NP0 +/- 2%
C3 2.2nF0402X7R +/- 10%
C4Not mounted0402
C5 1.5pF0402NP0 +/-0.1pF
C6 1.0pF0402NP0 +/-0.1pF C7, C9, C11100nF0402X7R +/- 10%
C8, C1033nF0402X7R +/- 10%
L1, L2 6.8nH0402High frequency chip
inductor +/-5% L3 5.6nH0402High frequency chip
inductor +/-5% R122k04021%
U1nRF24LE1-O17Q24QFN24QFN24 4x4 mm package X116 MHz 3.2 x 2.5 mm SMD-3225, 16 MHz,
CL=9pF, +/-60ppm PCB substrate FR4 laminate14.6 x 16.6 mm 2 layer, thickness 1.6 mm Table 118. nRF24LE1 OTP, 4x4 mm QFN24 Bill of Materials
29 Ordering information 29.1 Package marking
29.1.1 Abbreviations
Table 119. Abbreviations
29.2 Product options
29.2.1 RF silicon
Table 120. nRF24LE1 OTP RF silicon options
N R F A X 24L E 1Z Y
Y W W L
L
Abbreviation
Definition
24LE1Product number
X "X" grade, that is, Engineering Samples (optional)
Z Package type."G" = 32 pin, "H" = 48 pin and “I” = 24 pin YY Two digit Year number WW Two digit week number
LL Two letter wafer lot number code
B
Build Code, that is, unique code for production sites, package type and test platform
Ordering code
Package
Container MOQ nRF24LE1-O17Q24-T
4x4mm 24-pin QFN, lead free (green)
Tray
490
nRF24LE1-O17Q24-R74x4mm 24-pin QFN, lead free (green)
Tape-and-reel 1500nRF24LE1-O17Q24-R 4x4mm 24-pin QFN, lead free (green)
Tape-and-reel 4000nRF24LE1-O17Q24-SAMPLE 4x4mm 24-pin QFN, lead free (green)
Sample box
5nRF24LE1-O17Q32-T 5x5mm 32-pin QFN, lead free (green)
Tray 490nRF24LE1-O17Q32-R75x5mm 32-pin QFN, lead free (green)
Tape-and-reel 7”1500nRF24LE1-O17Q32-R 5x5mm 32-pin QFN, lead free (green)
Tape-and-reel 13”4000nRF24LE1-O17Q32-S 5x5mm 32-pin QFN, lead free (green)
Sample box
5nRF24LE1-O17Q48-T 7x7mm 48-pin QFN, lead free (green)
Tray 260nRF24LE1-O17Q48-R77x7mm 48-pin QFN, lead free (green)
Tape-and-reel 7”1000nRF24LE1-O17Q48-R 7x7mm 48-pin QFN, lead free (green)
Tape-and-reel 13”3000nRF24LE1-O17Q48-S
7x7mm 48-pin QFN, lead free (green)
Sample box
5
29.2.2 Development tools
The nRF24LE1 OTP will not have separate development kits. For development use nRF24LE1 devices with flash memory. If multiple memory write functions are not used, code written for the flash memory ver-sions of nRF24LE1 will run on nRF24LE1 OTP without changes. Socket programming adapters for the nRF24LE1 OTP are available from Nordic Semiconductor. These are intended for use in engineering samples and pilot runs. For volume production use commercially available OTP programming tools.
Type Number Description
nRF6700nRFgo Starter Kit
nRF24LE1-F16Q24-DK nRFgo Development Kit for nRF24LE1 4x4mm 24
pin QFN (requires nRFgo Starter Kit)
nRF24LE1-F16Q32-DK nRFgo Development Kit for nRF24LE1 5x5mm 32
pin QFN (requires nRFgo Starter Kit)
nRF24LE1-F16Q48-DK nRFgo Development Kit for nRF24LE1 7x7mm 48
pin QFN (requires nRFgo Starter Kit)
nRF6701 nRFgo nRF24LE1 48-pin Flash/OTP Programming
Adapter Kit (requires nRFgo Starter Kit)
nRF6702nRFgo nRF24LE1 32-pin Flash/OTP Programming
Adapter Kit(requires nRFgo Starter Kit)
nRF6703nRFgo nRF24LE1 24-pin Flash/OTP Programming
Adapter Kit(requires nRFgo Starter Kit)
Table 121. nRF24LE1 OTP development tools。