第六讲-CMOS组合逻辑门与设计(朱平)

• 噪声容限与输入模式有关(例题6.2)
CMOS组合逻辑门的设计. 10
互补CMOS门的传播延时
Rp
Rp
A
B
Rn
CL
A
Rn
Cint
B
图6.8 两输入 NAND门的等效RC
模型
CMOS组合逻辑门的设计. 11
• 传播延时也取决于输入模式
1. 由低到高的翻转
2个P管都导通，延时为 0.69(Rp/2)CL 只有1个P管导通，延时为 0.69RpCL 2. 由高到低的翻转
InN F(In1,In2,…InN)
In1
In2
PDN
InN
下拉网络：每当F(In1,In2,…InN) = 0时，它 将提供一条在输出和GND之间的通路
由NMOS管构成
CMOS组合逻辑门的设计. 5
在构成PUN和PDN网络时应当记住以下几点：
• 晶体管可以看成是由其栅信号控制的开关
• PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS 管产生“强零”而PMOS管产生“强1”
PUN
VDD
S
VDD
VDD
D
D
0 VDD
VGS
S
0 VDD - VTn
CL
CL
(a) 利用NMOS和PMOS开关下拉一个节点
PDN
D
VDD
VDD 0 CL
VGS
S
VDD |VTp| CL
S
D
(b) 利用NMOS和PMOS开关上拉一个节点
CMOS组合逻辑门的设计. 6
• NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作
Voltage, V
2
CL = 10 fF
1.5
A=10, B=1
输入数据模式 延时(ps)
A=B=01
69
1
A=1,
A=1, B=01
62
0.5
B=10
A= 01, B=1
50
0
A=B=10
35
0 -0.5
100
200
300
400 A=1, B=10
76
time, psec
A= 10, B=1
57
CMOS组合逻辑门的设计. 4
6.2.1 互补CMOS
概念：
• 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合 • PUN和PDN网络是以相互排斥的方式构成的 • 在稳定状态时输出节点总是一个低阻节点
VDD
由PMOS管构成
In1
In2
PUN
上拉网络：每当F(In1,In2,…InN) = 1时，它 将提供一条在输出和VDD之间的通路
注意：M1的电阻出现在所有项中，这使该器 件试图最小化延时的时候显得尤为重要
假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
CMOS组合逻辑门的设计. 15
例6.4 一个四输入互补CMOS NAND门
Rp
Rp
1A
B1
Rn
CL
2B
2 Rn
Cint
A
Rp 2B
2
Rp
Cint
A
Rn 1
A
Rn
CL
B1
• 利用NAND实现比用NOR实现更好
CMOS组合逻辑门的设计. 14
扇入的考虑
R5 AB
R4 A
R3
B R2
C R1
D
R6 C
C3 C2 C1
R7
R8
DF
CL
分布RC模型 (Elmore延时)
tpHL = 0.69 (R1·C1+(R1+R2) ·C2 +(R1+R2+R3) ·C3+(R1+R2+R3+R4) ·CL)
6.2 静态CMOS设计
• 静态CMOS – 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上 – 同时在任何时候该门的输出即为该电路实现的布尔函数值
• 动态CMOS – 把信号值暂时存放在高阻抗电路节点的电容上 – 所形成的门比较简单且比较快速 – 对噪声敏感程度增加
• 本节讨论的静态电路类型的设计： – 互补CMOS – 有比逻辑(伪NMOS和DCVSL) – 传输管逻辑
VGS1 = VB
M2D S
D M1
S
F AB Cint
3
0.5m/0.25m NMOS
0.75m /0.25m PMOS
2
1
weaker
PUN
① A，B :0→1 ② B=1，A:0→1 ③ A=1，B:0→1
0
0
1
2
①代表很强的上拉；②和③的PUN较弱 ②和③之间的差别主要来自于内部节点int的状态
估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数 据模式
CMOS组合逻辑门的设计. 12
思考题6.1 确定互补CMOS门中晶体管的尺寸
B 4 12
A 26 C 4 12
D 26
OUT D A B C
A2 D1
B 2C 2
CMOS组合逻辑门的设计. 13
• 确定NAND和NOR门中晶体管的尺寸
第6章 CMOS组合逻辑门的设计
本章重点
• 深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有 比逻辑
• 优化逻辑门的面积、速度、能量或稳定性 • 低功耗高性能的电路设计技术
CMOS组合逻辑门的设计. 2
6.1 引言
• 组合电路(非再生电路)的特点 • 时序电路(再生电路)的特点
Output = f(In)
VDD
A
B
AB
A
B A B
CMOS组合逻辑门的设计. 8
A
B
F
0
0
1
0
1
1
1
0
1
1
1
0
例6.2 CMOS复合门的综合
VDD
B A
C
D
A D
B
C
F D A( BC )
CMOS组合逻辑门的设计. 9
互补CMOS门的静态特性
• DC电压传输特性与数据输入模式有关
A M3 B
M4
A
VGS2 = VA –VDS1 B
2个N管都导通，延时为 0.69(2Rn)CL • 增加串联的器件会使电路变慢，因而器件
必须设计得较宽以避免性能下降
• 对于NAND门，NMOS器件设计成2倍宽， PMOS器件不变
例6.3 延时取决于输入模式
2输入NAND门
3
A=B=10
NMOS = 0.5m/0.25 m
2.5
PMOS = 0.75m/0.25m
Output = f(In, Previous In)
Combinational
In
Out Combinational
In
Logic
Out
Logic
Circuit
Circuit
State
(a)组合电路
(b)时序电路
• 评价一个逻辑门的设计指标 – 不同的应用会有不同的重点指标
CMOS组合逻辑门的设计. 3
A B
A
A B
A
B
B
(a) 串联
(b) 并联
PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作
• PUN和PDN 是对偶网络
• 互补门在本质上是反相的 (NAND, NOR, XNOR)
• 实现一个具有N个输入的逻辑门所需要的晶体管数目为2N
CMOS组合逻辑门的设计源自文库 7
例6.1 两输入NAND门