数控分频器的设计
基于VHDL数控分频器设计
目录一、设计任务与要求 (3)二、总体框图 (3)三、选择器件 (4)四、功能 (5)1、数控分频器 (5)2、BCD译码器 (6)3、扫描器 (11)4、3-8译码器 (13)5、7段数码管显示译码器 (16)五、总体设计电路图 (19)1总体（顶层）电路原理图 (19)2仿真结果 (19)3管脚分配图 (20)4.硬件连接情况 (20)六．心得体会 (20)数控分频器设计一、设计任务与要求数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。
基本功能：1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。
如输入10010000，即对输入的时钟信号进行144分频，如输入01001000，即对输入的时钟信号进行72 分频。
2、输出的波形应为占空比位50%的方波。
3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。
总体框图设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。
把输入端输入的八位二进制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。
模块的功能：1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。
如输入10010000，即对输入的时钟信号进行144分频。
2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。
3、扫描器：when “000”=>daout<=dout(3 downto 0);when “001”=>daout<=dout(7 downto 4);when “010”=>daout<=dout(3 downto 2)<="00";daout(1 downto 0)<=dout(9 downto 8);when others=>null;4、3-8译码器：当sel=0时，q=11111110;选择个位数码管亮。
数控分频器的设计概要
实验步骤
3、将设计项目设置成工程文件 将数控分频器设置为工程文件。 4、选择目标器件并编译 首先在Assign选项的下拉菜单中选择器件选择项Device， 此窗口的Device Family是器件序列栏， 应该首先在此拦中选定目标器件对应的序列名，为了选择 EPF1K30TC144－3器件，应将此栏下方标有 Show only Fastest Speed Grades的勾消去， 以便显示出所有速度级别的器件。完成器件选择后，按OK键。
实验步骤
最后启动编译器，首先选择左上角的MAX+plusII选 在其下拉菜单中选择编译器项Compiler （此编译器的功能包括网表文件提取、 设计文件排错、逻辑综合、逻辑分配、适配（结构综合） 时序仿真文件提取和编程下载文件装配等。） 点击Start，开始编译！如果发现有错，排除错误后再次编译。
EDA实验
【实验三】数控分频器的设计
实验目的
掌握MAX+plusII的文本设计流程。 通过实验掌握VHDL相关语句的正确使用 学习数控分频器的设计、分析和测试方法。
实验原理
数控分频器的功能就是当在输入端给定不同输入数据时， 将对输入的时钟 信号有不同的分频比，数控分频器就是用计数值可并行预置的 加法计数器
设计完成的，方法是将计数溢出位与立文件夹 2、输入设计项目和存盘 打开MAX+plusII， 选择菜单“File”“New…”，在出现的对话框，
在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式
在出现的“Untitled － Text Editor” 文本编辑窗口中键入数控分频器的 VHDL程序。
实验步骤
输入完毕后，选择菜单“FileSave”。首先在“Directories”目录框 中选择自己已建立好的存放本文件的目录，然后在“File Name” 框中键入文件名，按“OK”按钮，即把输入的文件放在目录中了 注意，原理图输入设计方法中，存盘的原理图文件名可以是任意 的，但VHDL程序文本存盘的文件名必须与文件的实体名一致）。 另应注意，文件的后缀将决定使用的语言形式，在MAX+plusII中 ，后缀为.VHD表示VHDL文件；后缀为.TDF表示AHDL文件 ； 后缀为.V表示Verilog文件。如果后缀正确，存盘后对应该语言的 文件中的主要关键词都会改变颜色。
数控分频器的VHDL设计
实验六数控分频器的VHDL设计实验目的：学习数控分频器的设计、分析和测试方法。
实验项目分析设计:数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。
其原理是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
实验内容1：用VHDL语言设计一个8位数控分频器。
要求：在QuartusⅡ上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
引脚锁定以及硬件下载测试，选择目标器件EP1C3，建议选实验电路模式No.0。
用键1、键2作为置数数据D的输入端，CLK接clock0，FOUT接至扬声器Speaker。
（时序仿真时CLK周期设5ns~10ns，D分别设33H, FEH）所编写的源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT( CLK : IN STD_lOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC);END ENTITY DVF;ARCHITECTURE ONE OF DVF ISSIGNAL FULL: STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK='1' THENIF CNT8="11111111" THENCNT8:=D;FULL<='1';ELSE CNT8:=CNT8+1;FULL<='0';END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(FULL)VARIABLE CNT2: STD_LOGIC;BEGINIF FULL'EVENT AND FULL='1' THENCNT2:= NOT CNT2;IF CNT2='1' THEN FOUT<='1';ELSE FOUT<='0';END IF;END IF;END PROCESS P_DIV;END ARCHITECTURE ONE;仿真波形如下所示：经过硬件测试后，输入与输出满足题目要求和仿真结果。
基于CPLD的数控分频器设计
基于CPLD的数控分频器设计本文档介绍了基于复杂可编程逻辑器件（CPLD）的数控分频器设计。
数控分频器是一种用于生成可调节频率输出信号的电路，常用于数字信号处理、通信系统等领域。
引言数控分频器是一种重要的电子器件，用于产生可调节频率的输出信号。
传统的分频器通常采用模拟电路实现，但其频率调节范围有限，且调节不灵活。
而基于CPLD的数控分频器可以通过灵活的编程方式实现频率的精确调节，具有较大的优势。
设计方案系统框图设计方案基于CPLD芯片，可以实现输入信号的分频功能。
主要包括以下部分：1. 输入接口：用于接收输入信号，通常为时钟信号或频率信号。
2. 数据选择器：根据输入的选择信号，选择要实现的分频倍数。
3. 计数器：根据选择的分频倍数，对输入信号进行计数，生成分频后的输出信号。
4. 输出接口：将分频后的输出信号输出给外部设备或电路。
设计步骤1. 确定需要实现的分频范围和分辨率。
2. 根据分频范围和分辨率，选择合适的CPLD芯片，参考其技术手册了解其使用方法和特性。
3. 根据系统框图，设计电路连接和信号调节方式。
4. 编写CPLD的逻辑设计代码，实现输入信号的分频功能。
6. 根据实际需求进行调试和优化，确保分频器的性能和稳定性。
7. 完成设计文档和测试报告。
总结基于CPLD的数控分频器设计具有灵活性和可调节性的优势，可以满足不同应用场景的需求。
通过合理的设计和调试，可以实现稳定可靠的分频功能。
本文档介绍了设计方案和步骤，并提供了系统框图和相应的设计示例。
请注意，本文档仅为设计参考，实际设计过程中应考虑具体系统需求和CPLD芯片的特性。
EDA数控分频器设计的实验报告
实验报告
专业班级：电子092姓名：林明辉学号：200901122
实验课程：EDA技术实用教材
项目名称：
一．实验目的：1.了解并掌握QuartusⅡ使用方法
2.学Байду номын сангаас8位数码扫描器显示电路设计
3.实验箱的运用
实验原理：其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
二．实验步骤：1.先编好底层文件—数控分频器程序
2.编好8位数码扫描显示电路程序
3.把两个底层文件设置成符号文件
4.调用以上两个符号文件连成以下电路图
三．实验仪器：电脑一台
实验箱一个
四．数据记录及处理：
数控分频器设计
实验六数控分频器设计一．实验目的1．设计实现一个根据不同的输入，将时钟信号进行分频2．掌握分频计数器类型模块的Verilog描述方法；3．学习设计仿真工具的使用方法；4．学习层次化设计方法；二．实验环境1.硬件环境：MagicSOPC实验箱,P4电脑；2.软件环境：QuartusⅡ软件一套。
三．实验内容1．用Verilog 语言设计带计数允许和复位输入的数控分频器。
2．编制仿真测试文件，并进行功能仿真。
3．下载并验证分频器功能四．实验原理分频就是根据输入的数字，对一段时钟周期进行分频，通过分频可以更清楚地看到输入与输出之间的关系，从而了解程序。
当用户设置好输入变量时，输出也就随之的改变。
五．实验步骤源程序：module dvf2(clk,d,fout,pfull);input clk;input[7:0]d;output fout,pfull;reg[7:0]cnt;reg pfull;reg fout;always @(posedge clk )beginif(cnt==d)begin cnt=8'd0;pfull =1;endelsebegin cnt=cnt+1;pfull=0;endendalways@(posedge pfull)fout=~fout;Endmodule1)RTL原理图2)仿真按管脚分配图分配管脚。
安装好实验箱驱动后点击图中start开始运行（图中没有安装驱动）。
六．实验心得体会本次实验初步了解了实验箱的构造，学会了实验箱与软件的连接方法，了解了软件下载到试验箱芯片上的基本流程，通过和老师的学习，同学的交流完成了本次实验。
数控分频器设计
EDA设计课程实验报告实验题目：数控分频器设计学院名称：专业：班级：姓名：高胜学号小组成员：指导教师：一、实验目的学习数控分频器的设计、分析和测试方法。
二、设计任务及要求1、设计总体要求：在SmartSOPC试验箱上的实现数控分频器的设计。
在clk输入64kHz或更高（要确保分频后落在音频范围）的频率信号（由int_div模块分频得到）；输出FOUT接蜂鸣器BUZZ-ER,由KEY1/KEY2控制输入8位预置数，并在数码管1~2上显示（调用key_led模块）。
2、设计基本要求：（1）能将频率分频。
（2）进行正常的蜂鸣器的蜂鸣功能。
（3）由2个数码管显示预置数。
三、系统设计1、整体设计方案数控分频器的输出信号频率为输入数据的函数。
数控分频器的clk为时钟输入端，data是数据输入端，fout是数控频率输出端。
数控分频器的输出频率受数据data的控制，data越大，输出频率越高。
数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
数控分频器是由数码管显示电路、按键控制电路、脉冲发生电路这3个基本电路组成。
数控分频器的系统框图（见图1）：图1 数控分频器的系统框图2、功能模块电路设计48MHz的脉冲经过分频器分成64KHz，然后输入带数控分频电路当中，按键控制分频电路中的频率变化，数码管显示预置数，蜂鸣器响起。
（1）输入输出模块框图（见图2）图2 数控分频器的输入输出模块框图（2）算法流程图（见图3）图3数控分频器的算法流程图（3）Verilog源代码按键控制电路代码：module key_led(clock,key,led,hex,bin,seg,dig,ledin,data);input clock; //系统时钟(48MHz)input[7:0] key; //按键输入(KEY1~KEY8)output[7:0] led; //LED输出(LED1~LED8)output[15:0]hex; //4位16进制数输出（在数码管1~4显示）output[3:0]bin; //4位2进制数输出（在LED1~LED4显示）output[7:0]seg; //数码管段码输出output[7:0]dig; //数码管位码输出input[3:0]ledin; //LED显示输入（在LED5~LED8显示）input[15:0]data; //数码管显示输出（在数码管5~8显示）reg[15:0]hex_r;reg[3:0]bin_r;reg[7:0]seg_r;reg[7:0]dig_r;reg[16:0]count; //时钟分频计数器reg[7:0]dout1,dout2,dout3,buff; //消抖寄存器reg[2:0]cnt3; //数码管扫描计数器reg[3:0]disp_dat; //数码管扫描显存reg div_clk; //分频时钟,用于消抖和扫描wire[7:0]key_edge; //按键消抖输出//信号输出assign hex = hex_r;assign bin = bin_r;assign seg = seg_r;assign dig = dig_r;assign led = ~{ledin,bin_r};//时钟分频部分always @(posedge clock)beginif (count < 17'd120000)begincount <= count + 1'b1;div_clk <= 1'b0;endelsecount <= 17'd0;div_clk <= 1'b1;endend//按键消抖部分always @(posedge clock)beginif(div_clk)begindout1 <= key;dout2 <= dout1;dout3 <= dout2;endend//按键边沿检测部分always @(posedge clock)beginbuff <= dout1 | dout2 | dout3;endassign key_edge = ~(dout1 | dout2 | dout3) & buff;//4位16进制数输出部分always @(posedge clock) //按键1 beginif(key_edge[0])hex_r[15:12] <= hex_r[15:12] + 1'b1;endalways @(posedge clock) //按键2 beginif(key_edge[1])hex_r[11:8] <= hex_r[11:8] + 1'b1;always @(posedge clock) //按键3 beginif(key_edge[2])hex_r[7:4] <= hex_r[7:4] + 1'b1;endalways @(posedge clock) //按键4 beginif(key_edge[3])hex_r[3:0] <= hex_r[3:0] + 1'b1;end//4位2进制数输出部分always @(posedge clock) //按键5 beginif(key_edge[4])bin_r[0] <= ~bin_r[0];endalways @(posedge clock) //按键6 beginif(key_edge[5])bin_r[1] <= ~bin_r[1];endalways @(posedge clock) //按键7 beginif(key_edge[6])bin_r[2] <= ~bin_r[2];endalways @(posedge clock) //按键8 beginif(key_edge[7])bin_r[3] <= ~bin_r[3];//数码管扫描显示部分always @(posedge clock) //定义上升沿触发进程beginif(div_clk)cnt3 <= cnt3 + 1'b1;endalways @(posedge clock)beginif(div_clk)begincase(cnt3) //选择扫描显示数据3'd0:disp_dat = hex_r[15:12]; //第一个数码管3'd1:disp_dat = hex_r[11:8]; //第二个数码管3'd2:disp_dat = hex_r[7:4]; //第三个数码管3'd3:disp_dat = hex_r[3:0]; //第四个数码管3'd4:disp_dat = data[15:12]; //第五个数码管3'd5:disp_dat = data[11:8]; //第六个数码管3'd6:disp_dat = data[7:4]; //第七个数码管3'd7:disp_dat = data[3:0]; //第八个数码管endcasecase(cnt3) //选择数码管显示位3'd0:dig_r = 8'b01111111; //选择第一个数码管显示3'd1:dig_r = 8'b10111111; //选择第二个数码管显示3'd2:dig_r = 8'b11011111; //选择第三个数码管显示3'd3:dig_r = 8'b11101111; //选择第四个数码管显示3'd4:dig_r = 8'b11110111; //选择第五个数码管显示3'd5:dig_r = 8'b11111011; //选择第六个数码管显示3'd6:dig_r = 8'b11111101; //选择第七个数码管显示3'd7:dig_r = 8'b11111110; //选择第八个数码管显示endcaseendalways @(disp_dat)begincase(disp_dat) //七段译码4'h0:seg_r = 8'hc0; //显示04'h1:seg_r = 8'hf9; //显示14'h2:seg_r = 8'ha4; //显示24'h3:seg_r = 8'hb0; //显示34'h4:seg_r = 8'h99; //显示44'h5:seg_r = 8'h92; //显示54'h6:seg_r = 8'h82; //显示64'h7:seg_r = 8'hf8; //显示74'h8:seg_r = 8'h80; //显示84'h9:seg_r = 8'h90; //显示94'ha:seg_r = 8'h88; //显示a4'hb:seg_r = 8'h83; //显示b4'hc:seg_r = 8'hc6; //显示c4'hd:seg_r = 8'ha1; //显示d4'he:seg_r = 8'h86; //显示e4'hf:seg_r = 8'h8e; //显示f endcaseendendmodule数控分频电路代码：module pulse(clk,data,fout); //数控分频器 input clk; //时钟输入 input[7:0]data; //预置分频数reg fout_r; //输出寄存器reg[7:0] cnt8; //8位计数器reg full; //溢出标志位reg cnt2;assign fout = fout_r; //分频输出always @(posedge clk)beginif(cnt8 == 8'hff)begincnt8 <= data; //当cnt8计数计满时，输入数据Data被同步预置给计数器Cnt8 full <= 1'b1; //同时使溢出标志信号full输出为高电平endelsebegincnt8 <= cnt8 + 1'b1;//否则继续作加1计数full <= 1'b0; //且输出溢出标志信号full为低电平endendalways @(posedge full)beginif(full == 1'b1)begincnt2 = ~cnt2; //如果溢出标志信号full为高电平，D触发器输出取反if(cnt2 == 1'b1)fout_r = 1'b1;elsefout_r = 1'b0;endendendmodule四、系统调试1、仿真调试（1）仿真波形图（见图4）图4 数控分频器仿真波形（2）波形分析由波形图可以知道实验成功。
实验6 数控分频器的设计
实验6 数控分频器的设计(1)实验目的:学习数控分频器的设计、分析和测试方法。
(2)实验原理:数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例6-20所示。
【例6-20】8位数控分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC);END ENTITY DVF;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 := NOT CNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV;END ARCHITECTURE one;(3)分析:根据图6-21的波形提示，分析例6-20中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。
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实验四数控分频器的设计
一、实验目的：
1.学习数控分频器的设计、分析和测试方法，锻炼分析Verilog(VHDL)语言的能力。
二、原理说明：
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，对原时钟进行占空比为50%的分频。
在实验板选择50M 时钟，对其进行2~15分频，分频系数以拨码键盘控制，并用数码管进行显示(十六进制形式)。
三、实验内容：
1、根据由顶向下的设计原则，进行顶层建模。
分频系数分为奇数分频和偶数分频，因些包括Evn_Div(偶数分频)和Odd_Div(奇数分频)模块，数码管显示为SEG7_LUT，采用类似查找表的方式完成。
2、偶数分频
偶数分频模块比较简单，假设分频系数为N，只需要在计数器计到N/2时，将输出时钟反转即可。
仿真图如下：
3、奇数分频
奇数分频相对偶数分频比较麻烦，主要是对原时钟的上升沿和下降沿进行计数，通过两个计数器得到上升沿时钟和下降沿时钟，对这两个时钟进行与操作可得到奇数分频。
仿真图如下：
4、数码管显示
数码管显示模块应用case语句即可完成。
5、分频选择
分频系数有两种，一是偶数，另一个是奇数，因此可通过分频系数的最低位来进行选择，iDIV[0]既作为奇、偶分频模块的使能输入，又可作为输出时钟选择线。
6、顶层模块
将上述几个模块例化即可(注意iDiv[0]的连接方式)。
引脚：
input CLOCK_50;//原时钟
input RST;//复位信号
input [3:0] iDIV;//分频系数
output oCLK;//输出时钟
output [6:0] oSEG;//数码管输出
7、按实验板的管脚连接情况分配引脚。
set_location_assignment PIN_N25 -to iDIV[0]
set_location_assignment PIN_N26 -to iDIV[1]
set_location_assignment PIN_P25 -to iDIV[2]
set_location_assignment PIN_AE14 -to iDIV[3]
set_location_assignment PIN_V2 -to RST
set_location_assignment PIN_AF10 -to oSEG[0]
set_location_assignment PIN_AB12 -to oSEG[1]
set_location_assignment PIN_AC12 -to oSEG[2]
set_location_assignment PIN_AD11 -to oSEG[3]
set_location_assignment PIN_AE11 -to oSEG[4]
set_location_assignment PIN_V14 -to oSEG[5]
set_location_assignment PIN_V13 -to oSEG[6]
set_location_assignment PIN_N2 -to CLOCK_50
set_location_assignment PIN_D25 -to oCLK
8、通过拨码键盘输入不同的分频系数，用示波器观察输出波形。
9、分析波形的各项参数，是否达到分频要求。
四、思考题：
常用的分频方法有哪些？分频有哪些作用？
五、实验报告：
根据以上的要求，将实验内容及思考题写入实验报告。