实验八 数控分频器的设计
数控分频器实验报告
《数控分频实验》姓名：谭国榕班级：12电子卓越班学号：201241301132一、实验目的1.熟练编程VHDL语言程序。
2.设计一个数控分频器。
二、实验原理本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。
三、实验步骤1.任意奇数分频程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DIV1 ISPORT(CLK:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;K1,K2,K_OR:OUT STD_LOGIC);END;ARCHITECTURE BHV OF DIV1 ISSIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL M1,M2:STD_LOGIC;--SIGNAL OUT1,OUT2,OUT3:STD_LOGIC;BEGINPROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;END IF; END IF;END PROCESS;K1<=M1; K2<=M2; K_OR <=M1 OR M2;END BHV;此段程序最主要的部分为：PROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2; END IF; END IF;END PROCESS;在这里，我通过研究书上的占空比为50%的5分频电路的程序，通过实验发现了一个规律，就是书上的C1="100"，在奇数任意分频中为输入信号减一，即D-1，而在第二个if里，5分频为C1="001"，7分频为C1="010"，9分频为C1="011"，以此类推，则不难发现：5-4=1；7-5=2；9-6=3.。
用LPM设计8位数控分频器和四位乘法器
河南工业大学EDA技术实验报告专业电科班级1301 姓名田昂昂学号201316030103 实验地点6316+ 6515 实验日期2015-11-13 成绩评定
一、实验项目
用LPM设计8位数控分频器和四位乘法器
二、实验目的
1.熟悉LPM参数可设置模块的调用。
2.学习8位数控分频器和四位乘法器的设计、分析和测试方法。
3.独立完成8位数控分频器和四位乘法器的并认真书写实验报告。
三、实验原理
8位数控分频器：
四位乘法器：
四、仿真结果及分析8位数控分频器
四位乘法器
乘数a[3..0]=0;被乘数b[7..4]=1;q[7..0]输出0。
乘数a[3..0]=2;被乘数b[7..4]=3;q[7..0]输出6。
五、硬件验证过程及结果分析
8位数控分频器
下载后开始连线操作，d[7..0]端口接输入信号，q[7..0]接输出信号，clock接时钟信号，aclr,cout,updown，clk_en，接能控制高低电平的输入信号，正确接线后，将会看到有两位数码管开始计数，当最低位计到F后，发生跳变变为4，重新开始计数。
四位乘法器
连接好线路后，按下输入信号的按钮改变输入信号的数值的大小，最左边的两个数码管显示乘数紧挨这的另外两个数码管显示被乘数，另外的数码管显示结果，按动按钮使乘数为3被乘数为2，显示结果为6，硬件验证成功。
六、实验总结
此次试验是用LPM实现的，用LPM来作8位数控分频器和四位乘法器相对于用VHDL语言编程较简单，只需要在主界面选择需要的兆功能块，在参数设置对话框中选择合适的参数，将设计好的模块在原理图编辑界面中调用出来，连接输入输出端口及其它门电路即可。
数控分频器的VerilogHDL设计
附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年 5 月 5 日
if (!RST) begin Q1<=0; FULL<=0; end
else if (LD) begin Q1<=D; FULL<=1; end
else begin Q1<=Q1+1; FULL <=0; end
assign LD=(Q1==4'B0000);
assign PM=FULL;
assign DOUT=Q1;
endmodule
四、仿真结果：
由波形图可见，当RST为低电平时，LD置位，装载预置数5（0101）；当计满值为0000（图中DOUT：1111后的一小段），LD置位并输出一次脉冲PM，然后加载预置数，继续计数。
五、引脚锁定：
六、硬件测试结果：
下载程序到目标机
注：键4-键1为设置预置数
七、实验心得:
通过本次实验，使我明白了数控分频器的工作原理，并通过蜂鸣器直观地对比了不同的分频效果。
巩固了理论知识和实验流程，提高了效率，为后续实验打下良好的基础。
项目名称”栏以上部分统一。
EDA数控分频器设计的实验报告
实验报告
专业班级：电子092姓名：林明辉学号：200901122
实验课程：EDA技术实用教材
项目名称：
一．实验目的：1.了解并掌握QuartusⅡ使用方法
2.学Байду номын сангаас8位数码扫描器显示电路设计
3.实验箱的运用
实验原理：其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
二．实验步骤：1.先编好底层文件—数控分频器程序
2.编好8位数码扫描显示电路程序
3.把两个底层文件设置成符号文件
4.调用以上两个符号文件连成以下电路图
三．实验仪器：电脑一台
实验箱一个
四．数据记录及处理：
EDA实验五数控分频器的设计(程序)
三、实验效果分析（包过仪器设备等使用效果）三、实验效果分析：①八分频，十一分频器的程序主要包括两部分，一是先设定好计数的位数，让计数器计数，当计数满时产生溢出，使溢出标志位为高电平；二是当溢出标志位为1时，D 触发器的D状态发生翻转，从而产生高低电平的变化，而达到分频的目的，计数初值的不同，计数满所要的时钟个数也就不同，D触发器电平翻转所用的时间也就不同，频率也就不同。
②循环计数器是给定时器赋不同的初值，不同初值溢出所用的时间也就不同，状态翻转所用时间也就不同，从而达到实现不同音频循环输出的目的。
③硬件测试：写好程序连接好电路后电路能够很好的实验16种不同音频之间的循环输出，说明实验程序正确，对应的RTL仿真图形也正确。
④实验例序中的P_DIV进程的作用是当计数满产生溢出时让D触发器的状态发生翻转，D触发器状态的翻转的频率就是分频器输出的频率。
也就是做分频器的频率输出作用。
教师评语指导教师年月日江西师范大学物理与通信电子学院教学实验报告专业：电子信息工程2011年月日实验名称数控分频器的设计指导老师姓名年级学号成绩一、预习部分1、实验目的2、实验基本原理3、主要仪器设备（包含必要的元器件、工具）一、实验目的：1．了解数控分频器的设计原理以及分析和测试方法。
2．学会构造使用不同功能的数控分频器械。
二、实验基本原理：给定时器设定好初值，当计数满时溢出，产生溢出后溢出标志位D触发器取反，这样当设定不同的初值时产生一次溢出所用的时间也就不同，频率也就随之改变。
通过设定不同的初值从而产生不同的分频。
三、主要仪器设备电脑，实验箱二、实验操作步骤1．实验数据、表格及数据处理2．实验操作过程（可以用图表示）3．结论1.实验数据、表格及数据处理如下：十一分频器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sy52 isport(clk:in std_logic;d:in std_logic_vector(10 downto 0);fout:out std_logic);end ;architecture one of sy52 issignal full :std_logic;beginp_reg:process(clk)variable cnt8:std_logic_vector(10 downto 0);beginif clk'event and clk='1' thenif cnt8="11111111111"thencnt8:=d;full<='1';elsecnt8:=cnt8+1;full<='0';end if;end if;end process p_reg;p_div:process(full)variable cnt2:std_logic;beginif full'event and full='1'thencnt2:=not cnt2;if cnt2='1'thenfout<='1';elsefout<='0';end if ;end if ;end process p_div;end 2、实验操作过程如下：八分频器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sy51 isport(clk:in std_logic;d:in std_logic_vector(7 downto 0);fout:out std_logic);end ;architecture one of sy51 issignal full :std_logic;beginp_reg:process(clk)variable cnt8:std_logic_vector(7 downto 0);beginif clk'event and clk='1' thenif cnt8="11111111"thencnt8:=d;full<='1';elsecnt8:=cnt8+1;full<='0';end if;end if;end process p_reg;p_div:process(full)variable cnt2:std_logic;beginif full'event and full='1'thencnt2:=not cnt2;if cnt2='1'thenfout<='1';elsefout<='0';end if ;end if ;end process p_div;end ;。
数控分频器设计
EDA设计课程实验报告实验题目：数控分频器设计学院名称：专业：班级：姓名：高胜学号小组成员：指导教师：一、实验目的学习数控分频器的设计、分析和测试方法。
二、设计任务及要求1、设计总体要求：在SmartSOPC试验箱上的实现数控分频器的设计。
在clk输入64kHz或更高（要确保分频后落在音频范围）的频率信号（由int_div模块分频得到）；输出FOUT接蜂鸣器BUZZ-ER,由KEY1/KEY2控制输入8位预置数，并在数码管1~2上显示（调用key_led模块）。
2、设计基本要求：（1）能将频率分频。
（2）进行正常的蜂鸣器的蜂鸣功能。
（3）由2个数码管显示预置数。
三、系统设计1、整体设计方案数控分频器的输出信号频率为输入数据的函数。
数控分频器的clk为时钟输入端，data是数据输入端，fout是数控频率输出端。
数控分频器的输出频率受数据data的控制，data越大，输出频率越高。
数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
数控分频器是由数码管显示电路、按键控制电路、脉冲发生电路这3个基本电路组成。
数控分频器的系统框图（见图1）：图1 数控分频器的系统框图2、功能模块电路设计48MHz的脉冲经过分频器分成64KHz，然后输入带数控分频电路当中，按键控制分频电路中的频率变化，数码管显示预置数，蜂鸣器响起。
（1）输入输出模块框图（见图2）图2 数控分频器的输入输出模块框图（2）算法流程图（见图3）图3数控分频器的算法流程图（3）Verilog源代码按键控制电路代码：module key_led(clock,key,led,hex,bin,seg,dig,ledin,data);input clock; //系统时钟(48MHz)input[7:0] key; //按键输入(KEY1~KEY8)output[7:0] led; //LED输出(LED1~LED8)output[15:0]hex; //4位16进制数输出（在数码管1~4显示）output[3:0]bin; //4位2进制数输出（在LED1~LED4显示）output[7:0]seg; //数码管段码输出output[7:0]dig; //数码管位码输出input[3:0]ledin; //LED显示输入（在LED5~LED8显示）input[15:0]data; //数码管显示输出（在数码管5~8显示）reg[15:0]hex_r;reg[3:0]bin_r;reg[7:0]seg_r;reg[7:0]dig_r;reg[16:0]count; //时钟分频计数器reg[7:0]dout1,dout2,dout3,buff; //消抖寄存器reg[2:0]cnt3; //数码管扫描计数器reg[3:0]disp_dat; //数码管扫描显存reg div_clk; //分频时钟,用于消抖和扫描wire[7:0]key_edge; //按键消抖输出//信号输出assign hex = hex_r;assign bin = bin_r;assign seg = seg_r;assign dig = dig_r;assign led = ~{ledin,bin_r};//时钟分频部分always @(posedge clock)beginif (count < 17'd120000)begincount <= count + 1'b1;div_clk <= 1'b0;endelsecount <= 17'd0;div_clk <= 1'b1;endend//按键消抖部分always @(posedge clock)beginif(div_clk)begindout1 <= key;dout2 <= dout1;dout3 <= dout2;endend//按键边沿检测部分always @(posedge clock)beginbuff <= dout1 | dout2 | dout3;endassign key_edge = ~(dout1 | dout2 | dout3) & buff;//4位16进制数输出部分always @(posedge clock) //按键1 beginif(key_edge[0])hex_r[15:12] <= hex_r[15:12] + 1'b1;endalways @(posedge clock) //按键2 beginif(key_edge[1])hex_r[11:8] <= hex_r[11:8] + 1'b1;always @(posedge clock) //按键3 beginif(key_edge[2])hex_r[7:4] <= hex_r[7:4] + 1'b1;endalways @(posedge clock) //按键4 beginif(key_edge[3])hex_r[3:0] <= hex_r[3:0] + 1'b1;end//4位2进制数输出部分always @(posedge clock) //按键5 beginif(key_edge[4])bin_r[0] <= ~bin_r[0];endalways @(posedge clock) //按键6 beginif(key_edge[5])bin_r[1] <= ~bin_r[1];endalways @(posedge clock) //按键7 beginif(key_edge[6])bin_r[2] <= ~bin_r[2];endalways @(posedge clock) //按键8 beginif(key_edge[7])bin_r[3] <= ~bin_r[3];//数码管扫描显示部分always @(posedge clock) //定义上升沿触发进程beginif(div_clk)cnt3 <= cnt3 + 1'b1;endalways @(posedge clock)beginif(div_clk)begincase(cnt3) //选择扫描显示数据3'd0:disp_dat = hex_r[15:12]; //第一个数码管3'd1:disp_dat = hex_r[11:8]; //第二个数码管3'd2:disp_dat = hex_r[7:4]; //第三个数码管3'd3:disp_dat = hex_r[3:0]; //第四个数码管3'd4:disp_dat = data[15:12]; //第五个数码管3'd5:disp_dat = data[11:8]; //第六个数码管3'd6:disp_dat = data[7:4]; //第七个数码管3'd7:disp_dat = data[3:0]; //第八个数码管endcasecase(cnt3) //选择数码管显示位3'd0:dig_r = 8'b01111111; //选择第一个数码管显示3'd1:dig_r = 8'b10111111; //选择第二个数码管显示3'd2:dig_r = 8'b11011111; //选择第三个数码管显示3'd3:dig_r = 8'b11101111; //选择第四个数码管显示3'd4:dig_r = 8'b11110111; //选择第五个数码管显示3'd5:dig_r = 8'b11111011; //选择第六个数码管显示3'd6:dig_r = 8'b11111101; //选择第七个数码管显示3'd7:dig_r = 8'b11111110; //选择第八个数码管显示endcaseendalways @(disp_dat)begincase(disp_dat) //七段译码4'h0:seg_r = 8'hc0; //显示04'h1:seg_r = 8'hf9; //显示14'h2:seg_r = 8'ha4; //显示24'h3:seg_r = 8'hb0; //显示34'h4:seg_r = 8'h99; //显示44'h5:seg_r = 8'h92; //显示54'h6:seg_r = 8'h82; //显示64'h7:seg_r = 8'hf8; //显示74'h8:seg_r = 8'h80; //显示84'h9:seg_r = 8'h90; //显示94'ha:seg_r = 8'h88; //显示a4'hb:seg_r = 8'h83; //显示b4'hc:seg_r = 8'hc6; //显示c4'hd:seg_r = 8'ha1; //显示d4'he:seg_r = 8'h86; //显示e4'hf:seg_r = 8'h8e; //显示f endcaseendendmodule数控分频电路代码：module pulse(clk,data,fout); //数控分频器 input clk; //时钟输入 input[7:0]data; //预置分频数reg fout_r; //输出寄存器reg[7:0] cnt8; //8位计数器reg full; //溢出标志位reg cnt2;assign fout = fout_r; //分频输出always @(posedge clk)beginif(cnt8 == 8'hff)begincnt8 <= data; //当cnt8计数计满时，输入数据Data被同步预置给计数器Cnt8 full <= 1'b1; //同时使溢出标志信号full输出为高电平endelsebegincnt8 <= cnt8 + 1'b1;//否则继续作加1计数full <= 1'b0; //且输出溢出标志信号full为低电平endendalways @(posedge full)beginif(full == 1'b1)begincnt2 = ~cnt2; //如果溢出标志信号full为高电平，D触发器输出取反if(cnt2 == 1'b1)fout_r = 1'b1;elsefout_r = 1'b0;endendendmodule四、系统调试1、仿真调试（1）仿真波形图（见图4）图4 数控分频器仿真波形（2）波形分析由波形图可以知道实验成功。
数控分频器的设计实验报告
1 引言计算机组成原理与设计是计算机通信与技术专业本科生的必修课程。
在完成理论学习和必要的实验后，本科学生掌握了它的基本原理和各种基本功能的应用，但对硬件实际应用设计和其完整的用户程序设计还不清楚，实际动手能力不够，因此对该课程进行一次课程设计是有必要的。
计算机组成原理与设计的课程设计既要让学生巩固课本学到的理论，还要让学生学习硬件电路设计和用户程序设计，同时学习查阅资料、参考资料的方法。
计算机原理与设计的课程设计主要是通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
1.1 设计的目的本次设计的目的就是了解并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标。
1.2 需求分析这次课程设计的题目是实现基于CPLD的数控分频器及其应用。
设计乐曲程序能实现演奏电路，并用原理图方法设计数字时钟，使电路具有校时校分的功能与传统的纯硬件方法相比简单有效。
此设计可以适应多家可编程逻辑器件，便于组织大规模的系统设计;便于设计的复用继承和升级更新，具有广阔的应用前景。
1.3 设计的基本内容传统数字电路设计是利用标准集成电路、电路板来实现电路功能。
可编程逻辑器件和EDA技术使设计方法发生了质的变化。
把以前“电路设计+硬件搭试+调试焊接”转化为“功能设计+软件模拟+仿真下载”。
利用EDA开发平台，采用可编程逻辑器件CPLD/FPGA使硬件的功能可通过编程来实现，这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维，实现多种复杂数字逻辑系统的功能，将原来由电路板设计完成的工作放到芯片的设计中进行，减少了连线和体积，提高了集成度，降低了干扰，大大减轻了电路设计和PCB 设计的工作量和难度，增强了设计的灵活性，有效地提高了工作效率，MUSICFLOW增加了系统的可靠性和稳定性，提高了技术指标。
数控分频器的设计PPT课件
实验步骤
3、将设计项目设置成工程文件 将数控分频器设置为工程文件。 4、选择目标器件并编译
首先在Assign选项的下拉菜单中选择器件选择项Device, 此窗口的Device Family是器件序列栏, 应该首先在此拦中选定目标器件对应的序列名,为了选择 EPF1K30TC144－3器件,应将此栏下方标有 Show only Fastest Speed Grades的勾消去, 以便显示出所有速度级别的器件。完成器件选择后,按OK键。
日本通产省1991年开始启动一项为期10年、 耗资250亿日元 的微型 大型研 究计划 ，研
制两台样机，一台用于医疗、进入人 体进行 诊断和 微型手 术，另 一台用 于工业 ，对飞 机发动 机和原 子能设 备的微 小裂纹 实施维 修
。该计划有筑波大学、东京工业大学 、东北 大学、 早稻田 大学和 富士通 研究所 等几十 家单位 参加。
梁、执行机构以及微型泵、微型喷嘴 、湿度 、流量 传感器 以及多 种光学 器件。 美国加 州理工 学院在 飞机翼 面粘上 相当数 量的1mm
的微梁，控制其弯曲角度以影响飞机 的空气 动力学 特性。 美国大 批量生 产的硅 加速度 计把微 型传感 器(机械 部分) 和集成 电路(电
信号源、放大器、信号处理和正检正 电路等) 一起集 成在硅 片上3m m×3m m的 范围内 。日本 研制的 数厘米 见方的 微型车 床可加 工精
微型机械在国外已受到政府部门、
企业界、高等学校与研究机构的高度 重视。 美国MIT、Ber keley、 Stanfor d\AT&T的15名科学 家在上 世纪八 十年代 末提出" 小机器
、大机遇：关于新兴领域--微动力学 的报告" 的国家 建议书 ，声称" 由于微 动力学 (微系 统)在美 国的紧 迫性， 应在这 样一个 新的重
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实验八数控分频器的设计
1、实验目的
1 学习数控分频器的设计；
2 熟悉VHDL常用语句的意义和使用；
3 练习引脚分配和时序分析。
2、实验内容
1 设计8位数控分频器；
三、实验原理
对于一个N分频器，分频出的时钟周期原时钟周期的N倍，频率是原时钟频率的1/N。
对于一个8位计数器，如果开始预置一个数D，然后启动计数器工作，则经过11111111－D个时钟周期计数器的值又变为11111111，当计数器为该数值时，下一个时钟沿到来之时，又将计数器预置为D，然后开始正常计数。
如此通过计数、预置的周期性操作，可以得到一个周期信号（即分频信号），其周期为11111111－D+1，即分频比为R= 11111111－D+1。
所以改变D，则可以控制分频比。
数控分频器的VHDL代码见教材P146-147。
仿真波形如图8－1所示。
图8－1 数控分频器仿真波形
图8－2 数控分频器芯片引脚分配
三、实验步骤
（一）8位数控分频器的设计
1 建立一个设计工程，工程名为PULSE；
2 打开文本编辑器，建立一个VHDL设计文件，其VHDL代码见教材
P166例6-22，文件名存为PULSE.VHD。
注意文件的扩展名要选
为.vhd，而且要求工程名、文件名和设计实体名必须相同。
3 选器件：将器件型号选为；
4 编译；
5 建立波形文件，然后保存，其文件名必须与工程名一致；【波形
设置：①设置仿真时间为500us:②设置输入信号的波形：时钟周期设置为50ns，其他输入信号的波形设置参看图8－1。
】
6 仿真，观察输出波形是否正确【参看图8－1中的输出波形】。
7 引脚分配；【将引脚分配到如图8－2所示的位置，然后再编译。
编译通过才算成功】
8 时序分析：分析芯片所能达到的最高时钟频率。
【打开时序分析器，然后执行菜单命令：analysis/register performance /start】
五、思考题
1 按本实验所示的方法进行分频，输出的分频信号FULL和FOUT是奇数分频还是偶数分频？分别说明之。
2 将本实验的8位数控分频器扩展为16位分频器；
3 在本实验的设计基础上，如果设置2个预置数D和D1，则可以控制输出信号FULL的占空比，使时钟信号变得比较均匀。
试在原来的VHDL 代码基础上进行改进，使用D和D1来控制FULL信号的占空比。
4 设计一个5分频器，使其分频时钟的占空比位3/5，写出VHDL设计代码。
【提示：对于一个5分频器的设计，可以先设计一个4位5进制计数器，则计数器的值在0，1，2，3，4上周期性循环。
设计方法是：当计数器为4时，如果下一个时钟沿到来则将计数器置0，然后开始正常计数。
另外定义一个分频信号CLK_DIV5，当计数器值为0，1，2时，使CLK_DIV5=1，当计数器值为3，4时，使CLK_DIV5=0，则CLK_DIV5为5分频信号，其占空比为3/5。
】。