实验五 数控分频器
数控分频器的设计概要
实验步骤
3、将设计项目设置成工程文件 将数控分频器设置为工程文件。 4、选择目标器件并编译 首先在Assign选项的下拉菜单中选择器件选择项Device， 此窗口的Device Family是器件序列栏， 应该首先在此拦中选定目标器件对应的序列名，为了选择 EPF1K30TC144－3器件，应将此栏下方标有 Show only Fastest Speed Grades的勾消去， 以便显示出所有速度级别的器件。完成器件选择后，按OK键。
实验步骤
最后启动编译器，首先选择左上角的MAX+plusII选 在其下拉菜单中选择编译器项Compiler （此编译器的功能包括网表文件提取、 设计文件排错、逻辑综合、逻辑分配、适配（结构综合） 时序仿真文件提取和编程下载文件装配等。） 点击Start，开始编译！如果发现有错，排除错误后再次编译。
EDA实验
【实验三】数控分频器的设计
实验目的
掌握MAX+plusII的文本设计流程。 通过实验掌握VHDL相关语句的正确使用 学习数控分频器的设计、分析和测试方法。
实验原理
数控分频器的功能就是当在输入端给定不同输入数据时， 将对输入的时钟 信号有不同的分频比，数控分频器就是用计数值可并行预置的 加法计数器
设计完成的，方法是将计数溢出位与立文件夹 2、输入设计项目和存盘 打开MAX+plusII， 选择菜单“File”“New…”，在出现的对话框，
在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式
在出现的“Untitled － Text Editor” 文本编辑窗口中键入数控分频器的 VHDL程序。
实验步骤
输入完毕后，选择菜单“FileSave”。首先在“Directories”目录框 中选择自己已建立好的存放本文件的目录，然后在“File Name” 框中键入文件名，按“OK”按钮，即把输入的文件放在目录中了 注意，原理图输入设计方法中，存盘的原理图文件名可以是任意 的，但VHDL程序文本存盘的文件名必须与文件的实体名一致）。 另应注意，文件的后缀将决定使用的语言形式，在MAX+plusII中 ，后缀为.VHD表示VHDL文件；后缀为.TDF表示AHDL文件 ； 后缀为.V表示Verilog文件。如果后缀正确，存盘后对应该语言的 文件中的主要关键词都会改变颜色。
实验五 数控分频器的设计
实验五数控分频器的设计一、设计目的1、学习数控分频器的设计、分析、测试方法；2、牢固掌握用VHDL语言编写程序的方法和技巧。
二、设计要求1、编写数控分频器的VHDL源程序；2、在MAX+PLUSII上进行编译、综合、适配、引脚锁定、下载测试；3、输入不同的CLK和预置值进行仿真波形的测试；4、写出设计性实验报告。
三、设计提示1、实验原理提示：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，可用计数值可并行预置的加法计数器设计完成，方法是将计数溢出位与预置数加载输入信号相接即可。
2、引脚锁定及下载测试提示：如果目标器件是EPF10K10，建议选实验电路模式1，键2 / 键1（PIO7-PIO0）负责输入8位预置数D；CLK由clock0输入，频率可选65536Hz或更高（确保分频后落在音频范围）；输出FOUT接扬声器（SPKER：PIN3）。
编译下载后进行硬件测试：改变键2 / 键1的输入值，可听到不同音调的声音。
四、实验报告要求根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；设计原程序，程序分析报告、仿真波形图及其项目分析。
五、实验思考和总结1、阐述程序设计中进程的作用。
2、对所完成的实验进行总结和分析。
3、写出完成时钟上升沿的语句。
4、5、程序清单：附：数控分频器的设计程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF PULSE ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1'THEN CNT2 := NOT CNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ; END;。
数控分频器实验报告
《数控分频实验》姓名：谭国榕班级：12电子卓越班学号：201241301132一、实验目的1.熟练编程VHDL语言程序。
2.设计一个数控分频器。
二、实验原理本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。
三、实验步骤1.任意奇数分频程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DIV1 ISPORT(CLK:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;K1,K2,K_OR:OUT STD_LOGIC);END;ARCHITECTURE BHV OF DIV1 ISSIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL M1,M2:STD_LOGIC;--SIGNAL OUT1,OUT2,OUT3:STD_LOGIC;BEGINPROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;END IF; END IF;END PROCESS;K1<=M1; K2<=M2; K_OR <=M1 OR M2;END BHV;此段程序最主要的部分为：PROCESS(CLK,TEMP3) BEGINIF RISING_EDGE(CLK) THENIF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF;IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF;END PROCESS;PROCESS(CLK,TEMP4) BEGINIF FALLING_EDGE(CLK) THENIF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF;IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2; END IF; END IF;END PROCESS;在这里，我通过研究书上的占空比为50%的5分频电路的程序，通过实验发现了一个规律，就是书上的C1="100"，在奇数任意分频中为输入信号减一，即D-1，而在第二个if里，5分频为C1="001"，7分频为C1="010"，9分频为C1="011"，以此类推，则不难发现：5-4=1；7-5=2；9-6=3.。
数控分频器的VerilogHDL设计
附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年 5 月 5 日
if (!RST) begin Q1<=0; FULL<=0; end
else if (LD) begin Q1<=D; FULL<=1; end
else begin Q1<=Q1+1; FULL <=0; end
assign LD=(Q1==4'B0000);
assign PM=FULL;
assign DOUT=Q1;
endmodule
四、仿真结果：
由波形图可见，当RST为低电平时，LD置位，装载预置数5（0101）；当计满值为0000（图中DOUT：1111后的一小段），LD置位并输出一次脉冲PM，然后加载预置数，继续计数。
五、引脚锁定：
六、硬件测试结果：
下载程序到目标机
注：键4-键1为设置预置数
七、实验心得:
通过本次实验，使我明白了数控分频器的工作原理，并通过蜂鸣器直观地对比了不同的分频效果。
巩固了理论知识和实验流程，提高了效率，为后续实验打下良好的基础。
项目名称”栏以上部分统一。
EDA数控分频器设计的实验报告
实验报告
专业班级：电子092姓名：林明辉学号：200901122
实验课程：EDA技术实用教材
项目名称：
一．实验目的：1.了解并掌握QuartusⅡ使用方法
2.学Байду номын сангаас8位数码扫描器显示电路设计
3.实验箱的运用
实验原理：其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
二．实验步骤：1.先编好底层文件—数控分频器程序
2.编好8位数码扫描显示电路程序
3.把两个底层文件设置成符号文件
4.调用以上两个符号文件连成以下电路图
三．实验仪器：电脑一台
实验箱一个
四．数据记录及处理：
数控分频器设计
实验六数控分频器设计一．实验目的1．设计实现一个根据不同的输入，将时钟信号进行分频2．掌握分频计数器类型模块的Verilog描述方法；3．学习设计仿真工具的使用方法；4．学习层次化设计方法；二．实验环境1.硬件环境：MagicSOPC实验箱,P4电脑；2.软件环境：QuartusⅡ软件一套。
三．实验内容1．用Verilog 语言设计带计数允许和复位输入的数控分频器。
2．编制仿真测试文件，并进行功能仿真。
3．下载并验证分频器功能四．实验原理分频就是根据输入的数字，对一段时钟周期进行分频，通过分频可以更清楚地看到输入与输出之间的关系，从而了解程序。
当用户设置好输入变量时，输出也就随之的改变。
五．实验步骤源程序：module dvf2(clk,d,fout,pfull);input clk;input[7:0]d;output fout,pfull;reg[7:0]cnt;reg pfull;reg fout;always @(posedge clk )beginif(cnt==d)begin cnt=8'd0;pfull =1;endelsebegin cnt=cnt+1;pfull=0;endendalways@(posedge pfull)fout=~fout;Endmodule1)RTL原理图2)仿真按管脚分配图分配管脚。
安装好实验箱驱动后点击图中start开始运行（图中没有安装驱动）。
六．实验心得体会本次实验初步了解了实验箱的构造，学会了实验箱与软件的连接方法，了解了软件下载到试验箱芯片上的基本流程，通过和老师的学习，同学的交流完成了本次实验。
数控分频器设计
EDA设计课程实验报告实验题目：数控分频器设计学院名称：专业：班级：姓名：高胜学号小组成员：指导教师：一、实验目的学习数控分频器的设计、分析和测试方法。
二、设计任务及要求1、设计总体要求：在SmartSOPC试验箱上的实现数控分频器的设计。
在clk输入64kHz或更高（要确保分频后落在音频范围）的频率信号（由int_div模块分频得到）；输出FOUT接蜂鸣器BUZZ-ER,由KEY1/KEY2控制输入8位预置数，并在数码管1~2上显示（调用key_led模块）。
2、设计基本要求：（1）能将频率分频。
（2）进行正常的蜂鸣器的蜂鸣功能。
（3）由2个数码管显示预置数。
三、系统设计1、整体设计方案数控分频器的输出信号频率为输入数据的函数。
数控分频器的clk为时钟输入端，data是数据输入端，fout是数控频率输出端。
数控分频器的输出频率受数据data的控制，data越大，输出频率越高。
数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
数控分频器是由数码管显示电路、按键控制电路、脉冲发生电路这3个基本电路组成。
数控分频器的系统框图（见图1）：图1 数控分频器的系统框图2、功能模块电路设计48MHz的脉冲经过分频器分成64KHz，然后输入带数控分频电路当中，按键控制分频电路中的频率变化，数码管显示预置数，蜂鸣器响起。
（1）输入输出模块框图（见图2）图2 数控分频器的输入输出模块框图（2）算法流程图（见图3）图3数控分频器的算法流程图（3）Verilog源代码按键控制电路代码：module key_led(clock,key,led,hex,bin,seg,dig,ledin,data);input clock; //系统时钟(48MHz)input[7:0] key; //按键输入(KEY1~KEY8)output[7:0] led; //LED输出(LED1~LED8)output[15:0]hex; //4位16进制数输出（在数码管1~4显示）output[3:0]bin; //4位2进制数输出（在LED1~LED4显示）output[7:0]seg; //数码管段码输出output[7:0]dig; //数码管位码输出input[3:0]ledin; //LED显示输入（在LED5~LED8显示）input[15:0]data; //数码管显示输出（在数码管5~8显示）reg[15:0]hex_r;reg[3:0]bin_r;reg[7:0]seg_r;reg[7:0]dig_r;reg[16:0]count; //时钟分频计数器reg[7:0]dout1,dout2,dout3,buff; //消抖寄存器reg[2:0]cnt3; //数码管扫描计数器reg[3:0]disp_dat; //数码管扫描显存reg div_clk; //分频时钟,用于消抖和扫描wire[7:0]key_edge; //按键消抖输出//信号输出assign hex = hex_r;assign bin = bin_r;assign seg = seg_r;assign dig = dig_r;assign led = ~{ledin,bin_r};//时钟分频部分always @(posedge clock)beginif (count < 17'd120000)begincount <= count + 1'b1;div_clk <= 1'b0;endelsecount <= 17'd0;div_clk <= 1'b1;endend//按键消抖部分always @(posedge clock)beginif(div_clk)begindout1 <= key;dout2 <= dout1;dout3 <= dout2;endend//按键边沿检测部分always @(posedge clock)beginbuff <= dout1 | dout2 | dout3;endassign key_edge = ~(dout1 | dout2 | dout3) & buff;//4位16进制数输出部分always @(posedge clock) //按键1 beginif(key_edge[0])hex_r[15:12] <= hex_r[15:12] + 1'b1;endalways @(posedge clock) //按键2 beginif(key_edge[1])hex_r[11:8] <= hex_r[11:8] + 1'b1;always @(posedge clock) //按键3 beginif(key_edge[2])hex_r[7:4] <= hex_r[7:4] + 1'b1;endalways @(posedge clock) //按键4 beginif(key_edge[3])hex_r[3:0] <= hex_r[3:0] + 1'b1;end//4位2进制数输出部分always @(posedge clock) //按键5 beginif(key_edge[4])bin_r[0] <= ~bin_r[0];endalways @(posedge clock) //按键6 beginif(key_edge[5])bin_r[1] <= ~bin_r[1];endalways @(posedge clock) //按键7 beginif(key_edge[6])bin_r[2] <= ~bin_r[2];endalways @(posedge clock) //按键8 beginif(key_edge[7])bin_r[3] <= ~bin_r[3];//数码管扫描显示部分always @(posedge clock) //定义上升沿触发进程beginif(div_clk)cnt3 <= cnt3 + 1'b1;endalways @(posedge clock)beginif(div_clk)begincase(cnt3) //选择扫描显示数据3'd0:disp_dat = hex_r[15:12]; //第一个数码管3'd1:disp_dat = hex_r[11:8]; //第二个数码管3'd2:disp_dat = hex_r[7:4]; //第三个数码管3'd3:disp_dat = hex_r[3:0]; //第四个数码管3'd4:disp_dat = data[15:12]; //第五个数码管3'd5:disp_dat = data[11:8]; //第六个数码管3'd6:disp_dat = data[7:4]; //第七个数码管3'd7:disp_dat = data[3:0]; //第八个数码管endcasecase(cnt3) //选择数码管显示位3'd0:dig_r = 8'b01111111; //选择第一个数码管显示3'd1:dig_r = 8'b10111111; //选择第二个数码管显示3'd2:dig_r = 8'b11011111; //选择第三个数码管显示3'd3:dig_r = 8'b11101111; //选择第四个数码管显示3'd4:dig_r = 8'b11110111; //选择第五个数码管显示3'd5:dig_r = 8'b11111011; //选择第六个数码管显示3'd6:dig_r = 8'b11111101; //选择第七个数码管显示3'd7:dig_r = 8'b11111110; //选择第八个数码管显示endcaseendalways @(disp_dat)begincase(disp_dat) //七段译码4'h0:seg_r = 8'hc0; //显示04'h1:seg_r = 8'hf9; //显示14'h2:seg_r = 8'ha4; //显示24'h3:seg_r = 8'hb0; //显示34'h4:seg_r = 8'h99; //显示44'h5:seg_r = 8'h92; //显示54'h6:seg_r = 8'h82; //显示64'h7:seg_r = 8'hf8; //显示74'h8:seg_r = 8'h80; //显示84'h9:seg_r = 8'h90; //显示94'ha:seg_r = 8'h88; //显示a4'hb:seg_r = 8'h83; //显示b4'hc:seg_r = 8'hc6; //显示c4'hd:seg_r = 8'ha1; //显示d4'he:seg_r = 8'h86; //显示e4'hf:seg_r = 8'h8e; //显示f endcaseendendmodule数控分频电路代码：module pulse(clk,data,fout); //数控分频器 input clk; //时钟输入 input[7:0]data; //预置分频数reg fout_r; //输出寄存器reg[7:0] cnt8; //8位计数器reg full; //溢出标志位reg cnt2;assign fout = fout_r; //分频输出always @(posedge clk)beginif(cnt8 == 8'hff)begincnt8 <= data; //当cnt8计数计满时，输入数据Data被同步预置给计数器Cnt8 full <= 1'b1; //同时使溢出标志信号full输出为高电平endelsebegincnt8 <= cnt8 + 1'b1;//否则继续作加1计数full <= 1'b0; //且输出溢出标志信号full为低电平endendalways @(posedge full)beginif(full == 1'b1)begincnt2 = ~cnt2; //如果溢出标志信号full为高电平，D触发器输出取反if(cnt2 == 1'b1)fout_r = 1'b1;elsefout_r = 1'b0;endendendmodule四、系统调试1、仿真调试（1）仿真波形图（见图4）图4 数控分频器仿真波形（2）波形分析由波形图可以知道实验成功。
数控分频器的设计实验报告
1 引言计算机组成原理与设计是计算机通信与技术专业本科生的必修课程。
在完成理论学习和必要的实验后，本科学生掌握了它的基本原理和各种基本功能的应用，但对硬件实际应用设计和其完整的用户程序设计还不清楚，实际动手能力不够，因此对该课程进行一次课程设计是有必要的。
计算机组成原理与设计的课程设计既要让学生巩固课本学到的理论，还要让学生学习硬件电路设计和用户程序设计，同时学习查阅资料、参考资料的方法。
计算机原理与设计的课程设计主要是通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
1.1 设计的目的本次设计的目的就是了解并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过学生独立设计方案并自己动手用计算机电路设计软件，编写和调试用户程序，来加深对该课程的认识和理解，充分发挥我们的个体创新能力。
通过课程设计深入理解VHDL语言的精髓，达到课程设计的目标。
1.2 需求分析这次课程设计的题目是实现基于CPLD的数控分频器及其应用。
设计乐曲程序能实现演奏电路，并用原理图方法设计数字时钟，使电路具有校时校分的功能与传统的纯硬件方法相比简单有效。
此设计可以适应多家可编程逻辑器件，便于组织大规模的系统设计;便于设计的复用继承和升级更新，具有广阔的应用前景。
1.3 设计的基本内容传统数字电路设计是利用标准集成电路、电路板来实现电路功能。
可编程逻辑器件和EDA技术使设计方法发生了质的变化。
把以前“电路设计+硬件搭试+调试焊接”转化为“功能设计+软件模拟+仿真下载”。
利用EDA开发平台，采用可编程逻辑器件CPLD/FPGA使硬件的功能可通过编程来实现，这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维，实现多种复杂数字逻辑系统的功能，将原来由电路板设计完成的工作放到芯片的设计中进行，减少了连线和体积，提高了集成度，降低了干扰，大大减轻了电路设计和PCB 设计的工作量和难度，增强了设计的灵活性，有效地提高了工作效率，MUSICFLOW增加了系统的可靠性和稳定性，提高了技术指标。
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实验五数控分频器
一、实验目的
1、学会数控分频器的设计、分析和测试方法；
2、根据仿真结果分析设计的优缺点。
二、实验原理
数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DIV IS
PORT(CLK:IN STD_LOGIC;
K_OR:OUT STD_LOGIC);
END ENTITY DIV;
ARCHITECTURE BHV OF DIV IS
SIGNAL C1,C2:STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL M1,M2:STD_LOGIC;
BEGIN
PROCESS(CLK,C1) BEGIN
IF RISING_EDGE(CLK) THEN
IF (C1="100") THEN C1<="000";ELSE C1<=C1+1;END IF;
IF (C1="001") THEN M1<=NOT M1;ELSIF C1="011" THEN M1<=NOT M1;
END IF;
END IF;
END PROCESS ;
PROCESS(CLK,C2) BEGIN
IF FALLING_EDGE(CLK) THEN
IF (C2="100") THEN C2<="000";ELSE C2<=C2+1;END IF;
IF (C2="001") THEN M2<=NOT M2;ELSIF C2="011" THEN M2<=NOT M2;
END IF;
END IF;
END PROCESS ;
K_OR<=M1 OR M2;
END ARCHITECTURE BHV;
CLK:20NS 实验为5分频
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DIV IS
PORT(CLK:IN STD_LOGIC;
K_OR:OUT STD_LOGIC);
END ENTITY DIV;
ARCHITECTURE BHV OF DIV IS
SIGNAL C1:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL M1:STD_LOGIC;
BEGIN
PROCESS(CLK,C1) BEGIN
IF RISING_EDGE(CLK) THEN
IF (C1="01") THEN C1<="00";
M1<=NOT M1;ELSE C1<=C1+1;END IF;
END IF;
END PROCESS ;
K_OR<=M1;
END ARCHITECTURE BHV;
CLK:10NS 实验为4分频
三、实验步骤
1.对文件进行建立，是txt
2.添加相关程序，保存文件位vhd
3.设置工程为底层
4.对程序进行编译
5.没有错后对波形图进行新建
6.设置输入得出输出波形，与真值表进行对照
四、实验小结：
本次实验针对数控分频器设计与仿真感觉挺难的，对于预置值不知道这么添加，只能比较笨拙在源程序进行修改，完成奇数次和偶数次分频的完成，对于参考程序进行修改，总体来说奇数次分频应该更加复杂，但是偶数次分频相对来说又比较简单，在奇数次分频的基础上就可以很容易的进行修改完成，因此经此次实验以及对相关知识的回顾，对于VHDL设计更加明了，思路更加清晰。