第三章-集成电路的制造工艺——芯片制造流程课件PPT
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集成电路的基本制造工艺PPT培训课件
二氧化硅、氧化铝等是集成电路制造中常用的介质材料，用于隔离不同器件和层间绝缘。
氧化物
氮化硅、氮化硼等是具有高硬度、高熔点和高化学稳定性的介质材料，常用于保护和钝化表面。
氮化物
介质材料
金属材料
铜
铜是目前集成电路中主要的互连材料，具有低电阻、高可靠性等优点。
铝
铝是早期集成电路中常用的互连材料，具有成本低、延展性好等优点。
详细描述
集成电路的发展历程
集成电路的应用领域
总结词：集成电路的应用领域非常广泛，包括通信、计算机、消费电子、工业控制、医疗器械等。随着技术的不断发展，集成电路的应用领域还将不断扩大。
02
集成电路制造工艺流程
前道工艺流程
通过物理或化学气相沉积等方法在衬底上形成薄膜，作为集成电路的基本材料。
利用光刻胶和掩膜板，将设计好的电路图案转移到衬底上。
合金材料
金、银、铂等贵金属和铜、镍等贱金属的合金材料在集成电路制造中也有应用，用于提高器件性能和可靠性。
光刻胶是集成电路制造中最关键的材料之一，用于图形转移和掩膜。
光刻胶
研磨料用于表面处理和研磨，以实现平滑和洁净的表面。
研磨料
其他材料
04
集成电路制造设备与技术
光刻设备
用于将电路图案转移到晶圆片上，包括曝光机和光刻机等。
制造设备
随着集成电路的集成度不断提高，制程技术不断向纳米级别发展，目前已经达到纳米级别。
纳米制程技术
新型材料如碳纳米管、二维材料等在集成电路制造中的应用逐渐增多，为集成电路的发展提供了新的可能性。
新型材料应用
通过将多个芯片堆叠在一起，实现更高速的信号传输和更低的功耗，成为集成电路制造技术的重要发展方向。
集成电路制造工艺课件——芯片制造流程课件PPT
离基与材料发生化学反应，形成挥发物，实现刻蚀。 选择性好、对衬底损伤较小，但各向异性较差
• 反应离子刻蚀(Reactive Ion Etching，简称为 RIE)：通过活性离子对衬底的物理轰击和化学 反应双重作用刻蚀。具有溅射刻蚀和等离子 刻蚀两者的优点，同时兼有各向异性和选择 性好的优点。目前，RIE已成为VLSI工艺中应 用最广泛的主流刻蚀技术
N+
P+
有源区
集成电路的内部单元(俯视图)
晶体管光学照片
8mm低噪声放大器版图
晶体管SEM照片
沟道长度为0.15微米的晶体管 栅长为90纳米的栅图形照片
100 m 头发丝粗细
30m
50m 30~50m (皮肤细胞的大小)
1m 1m (晶体管的大小)
90年代生产的集成电路中晶体管大小与人 类头发丝粗细、皮肤细胞大小的比较
N沟道MOS晶体管
CMOS集成电路(互补型MOS集成电路)： 目前应用最为广泛的一种集成电路，约占 集成电路总数的95%以上。
集成电路制造工艺
• 图形转换：将设计在掩膜版(类似于照相
底片)上的图形转移到半导体单晶片上
• 掺杂：根据设计的需要，将各种杂质掺杂
在需要的位置上，形成晶体管、接触等
• 制膜：制作各种材料的薄膜
杂质掺杂
• 掺杂：将需要的杂质掺入特定的半 导体区域中，以达到改变半导体电 学性质，形成PN结、电阻、欧姆接 触
行为仿真
是
综合、优化——网表
否 时序仿真
是 布局布线——版图
—设计业—
后仿真 是
Sing off
集成电路芯片设计过程框架
否
From 吉利久教授
芯片制造过程 —制造业—
• 反应离子刻蚀(Reactive Ion Etching，简称为 RIE)：通过活性离子对衬底的物理轰击和化学 反应双重作用刻蚀。具有溅射刻蚀和等离子 刻蚀两者的优点，同时兼有各向异性和选择 性好的优点。目前，RIE已成为VLSI工艺中应 用最广泛的主流刻蚀技术
N+
P+
有源区
集成电路的内部单元(俯视图)
晶体管光学照片
8mm低噪声放大器版图
晶体管SEM照片
沟道长度为0.15微米的晶体管 栅长为90纳米的栅图形照片
100 m 头发丝粗细
30m
50m 30~50m (皮肤细胞的大小)
1m 1m (晶体管的大小)
90年代生产的集成电路中晶体管大小与人 类头发丝粗细、皮肤细胞大小的比较
N沟道MOS晶体管
CMOS集成电路(互补型MOS集成电路)： 目前应用最为广泛的一种集成电路，约占 集成电路总数的95%以上。
集成电路制造工艺
• 图形转换：将设计在掩膜版(类似于照相
底片)上的图形转移到半导体单晶片上
• 掺杂：根据设计的需要，将各种杂质掺杂
在需要的位置上，形成晶体管、接触等
• 制膜：制作各种材料的薄膜
杂质掺杂
• 掺杂：将需要的杂质掺入特定的半 导体区域中，以达到改变半导体电 学性质，形成PN结、电阻、欧姆接 触
行为仿真
是
综合、优化——网表
否 时序仿真
是 布局布线——版图
—设计业—
后仿真 是
Sing off
集成电路芯片设计过程框架
否
From 吉利久教授
芯片制造过程 —制造业—
《集成电路制造工艺》课件
CMOS工艺
适用广泛，消耗低功率，集成 度高
光刻和电子束刻蚀工 艺
芯片制造中影响巨大，直接决 定芯片精度和质量
IC封装技术
通过引线焊接连接芯片与外部 电路
集成电路制造工艺的未来发展方向
量子计算机
利用量子位的并行性，比传统计 算机更快速、更准确
纳米技术
更加精细的芯片制造和量子效应 的应用
3D打印
高质量、低成本的芯片制造和量 产
1 革命性
集成电路是现代科技的基础。无集成电路，无现代智能设备。
2 市场需求
集成电路产业是信息产业的核心，随着通讯和计算机的快速发展，需求量将节节攀升
集成电路制造工艺的发展历程
1
早期阶段
简单的扩散工艺和光刻工艺，可制造简单
集成度提高
2
的逻辑门和模拟器件
计算机辅助设计、离子注入、金属蒸镀等
新技术的应用，集成度不断提高
《集成电路制造工艺》 PPT课件
课程介绍：本课程将深入浅出地介绍集成电路制造的核心流程和未来发展方 向。欢迎大家学习！
什么是集成电路？
定义
集成电路是由数百万个微小电子元器件组成的电子 电路系统，它可以完成特定的功能。
历史
集成电路的起源可以追溯到20世纪60年代，它是计 算机和通讯技术的重要基础。
为什么集成电路制造工艺如此重要？
3
现代集成电路工艺
光刻、浸没/化学机械抛光、等离子刻蚀 等高级技术的应用，如今我们拥有极复杂 的芯片设计和制造工艺。
集成电路制造工艺的工作流程
芯片设计
设计加工工艺，布图加工
芯片构造
渗透、离子注入、扩散、腐蚀
芯片掩膜制作制作掩Fra bibliotek板、晶圆复制封装测试
芯片工艺流程ppt课件
52
中测抽测
2
测试系统
精选课件
53
减薄、抛光
2
减薄和抛光部分
精选课件
54
蒸金/银
2
精选课件
55
背金合金
2
精选课件
56
芯片测试
2
测试系统
精选课件
57
N型片制造（一般）工艺流程
精选课件
58
P型片制造（一般）工艺流程
精选课件
59
感谢亲观看此幻灯片，此课件部分内容来源于网络， 如有侵权请及时联系我们删除，谢谢配合！
-匀光刻胶
精选课件
14
单项工艺-光刻(5)
前烘
-增加黏附作用 -促进有机溶剂挥发
对版
-对每个圆片必须按要求对版
匀胶
-用弧光灯将光刻版上的图案转 移到光刻胶上。
精选课件
15
单项工艺-光刻(6)
显影/漂洗
-将圆片进行显影/漂洗，不需要的 的光刻胶溶解到有机溶剂。
坚
膜
-硬化光刻胶。 -增加与硅片的附着性。
30
衬底材料
外延层
扩散层
精选课件
31
一次氧化
精选课件
32
基区光刻
精选课件
33
干氧氧化
精选课件
34
离子注入
精选课件
35
基区扩散
精选课件36Fra bibliotek发射区光刻
精选课件
37
发射区预淀积
精选课件
38
发射区扩散（*）
精选课件
39
发射区低温氧化（*）
精选课件
40
氢气处理
精选课件
41
芯片制造流程ppt课件
芯片制作过程– 电路连接
The portions of a chip that conduct electricity form the chip’s interconnections. A conducting metal (usually a form of aluminum) is deposited on the entire wafer surface. Unwanted metal removed during lithography and etching leaves microscopically thin lines of metal interconnects. All the millions of individual conductive pathways must be connected in order for the chip to function. This includes vertical interconnections between the layers as well as horizontal Interconnections across each layer of the chip.
SMIC
0.13u
Cu
BEOL
Flow
1M L D D FL O W
C V D S IN D E P FSG D EP S IO N D E P V IA P H O T O V IA D R Y E T C H V IA C L E A N B A R C C O A T IN G PLUG ETCH BACK M TO X PH O TO M T DRY ETCH M T CLEAN STO P LA Y ER R EM O V E P O S T -S L R C L E A N T a N /T a & C u S E E D C U P L A T IN G M 2CU CM P
集成电路制造工艺PPT课件
34
2006年度中国集成电路封装测试前十大企业是：
• 飞思卡尔半导体(中国)有限公司 • 奇梦达科技(苏州)有限公司 • 威讯联合半导体(北京)有限公司 • 深圳赛意法半导体有限公司 • 江苏新潮科技集团有限公司 • 上海松下半导体有限公司 • 英特尔产品(上海)有限公司 • 南通富士通微电子有限公司 • 星科金朋(上海)有限公司 • 乐山无线电股份有限公司
1947年圣诞前夕，贝尔实验 室的科学家肖克利(William Shockley)和他的两助手布拉 顿(Water Brattain 、巴丁 （John bardeen)在贝尔实验 室工作时发明了世界上第一 个点接触型晶体管
由于三人的杰出贡献，他们分享了 1956年的诺贝尔物理学奖
6
锗多晶材料制备的点接触晶体管
furnace. Our development and design of this tool began in 1992, it was installed in
December of 1995 and became fully operational in January of 1996.
45
• 现已进入到：
– VLSI – ULSI – GSI
14
小规模集成电路(Small Scale IC，SSI) 中规模集成电路(Medium Scale IC，MSI) 大规模集成电路(Large Scale IC，LSI)
超大规模集成电路(Very Large Scale IC，VLSI)
特大规模集成电路(Ultra Large Scale IC，ULSI) 巨大规模集成电路(Gigantic Scale IC，GSI） VLSI使用最频繁，其含义往往包括了ULSI和GSI。中文中 把VLSI译为超大规模集成，更是包含了ULSI和GSI的意义。
2006年度中国集成电路封装测试前十大企业是：
• 飞思卡尔半导体(中国)有限公司 • 奇梦达科技(苏州)有限公司 • 威讯联合半导体(北京)有限公司 • 深圳赛意法半导体有限公司 • 江苏新潮科技集团有限公司 • 上海松下半导体有限公司 • 英特尔产品(上海)有限公司 • 南通富士通微电子有限公司 • 星科金朋(上海)有限公司 • 乐山无线电股份有限公司
1947年圣诞前夕，贝尔实验 室的科学家肖克利(William Shockley)和他的两助手布拉 顿(Water Brattain 、巴丁 （John bardeen)在贝尔实验 室工作时发明了世界上第一 个点接触型晶体管
由于三人的杰出贡献，他们分享了 1956年的诺贝尔物理学奖
6
锗多晶材料制备的点接触晶体管
furnace. Our development and design of this tool began in 1992, it was installed in
December of 1995 and became fully operational in January of 1996.
45
• 现已进入到：
– VLSI – ULSI – GSI
14
小规模集成电路(Small Scale IC，SSI) 中规模集成电路(Medium Scale IC，MSI) 大规模集成电路(Large Scale IC，LSI)
超大规模集成电路(Very Large Scale IC，VLSI)
特大规模集成电路(Ultra Large Scale IC，ULSI) 巨大规模集成电路(Gigantic Scale IC，GSI） VLSI使用最频繁，其含义往往包括了ULSI和GSI。中文中 把VLSI译为超大规模集成，更是包含了ULSI和GSI的意义。
芯片制造流程简介 ppt课件
ppt课件
21
2.10、包装
单个Die --- 尺寸：die级 (大约10毫米/大约0.5英寸) 单个的die经过前面的工序后被切割成单件。这里显示的是英特尔22纳米微处理的代 号Ivy Bridge的die。打包 --- 尺寸：包装级 (大约20毫米 / 大约1英寸)打包基板， die(电路部分)和导热盖粘在一起形成一个完整的处理器。绿色的基板具有电子和机械 接口跟PC系统的其它部分通信。银色的导热盖可以跟散热器接触散发CPU产生的热 量。 处理器 --- 尺寸：包装级 (大约20毫米 / 大约1英寸)完整的微处理器 (Ivy Bridge) 被称为人类制造出的最复杂的产品。实际上，处理器需要几百个工序来完成---上述仅 仅介绍了最重要的工序--- 是在世界上最洁净的环境 下(微处理器工厂里) 完成的。[注， 粉尘会导致电路短路，制造精密的电路必须在无尘的环境下进行。例如，目前计算机 主板要求的无尘环境是1万等级，也就是说平均1万立方米空气中不得多于1粒粉尘。 CPU电路更加精细，对无尘环境要求会更高]
• 戈登摩尔1965年提出“摩尔定律”， 1968年创办Intel公司，1987年将CEO的位置交给安迪· 葛洛夫。1990
年被布什总统授予“国家技术奖”， 2000年创办拥有50亿美元资产的基金会。2001年退休，退出Intel的董 事会。
• 摩尔定律内容为：当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性
半导体行业-芯片制造
ppt课件
1
什么是芯片？
• 芯片，又称微电路 （microcircuit）、微芯片 （microchip）、集成电路 （英语：integrated circuit, IC）。是指内含集成电路的 硅片，体积很小，常常是计 算机或其他电子设备的一部 分。
第3章集成电路制造工艺ppt课件
2021/5/29
26
集成电路设计原理
1.1.4 埋层的作用
1.减小串联电阻〔集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长。 2.减小寄生pnp晶体管的影响〔第二章介绍）
光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO 2
P+
P-Sub
N+埋层
EB C
N+ P N+
无生产线〔Fabless〕集成电路设计公司。
如美国有200多家、台湾有100多家这样的
设计公司。
2021/5/29
2
集成电路设计原理
引言
2. 代客户加工〔代工〕方式
芯片设计单位和工艺制造单位的分离，即 芯片设计单位可以不拥有生产线而存在和 发展，而芯片制造单位致力于工艺实现， 即代客户加工〔简称代工〕方式。
钝化层
E SiOB C SiO
光P+刻胶
N+
2
P
N+
2
P+
SiO2 N–-epi
EB C N+ P N+ P+
N–-
P-Sub
N+埋层
epi
2021/5/29
28
1.1.6 作业
集成电路设计原理
1 描述PN结隔离双极工艺的流程及光
刻掩膜版的作用；
2 说明埋层的作用。
注：下次上课时需要交前一次课的作 业，做为平时成绩的一部分。不能代交！
N–-
P+
epi
2021/5/29
27
集成电路设计原理
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P SUB
Si SiO2 PR Poly
13、N+区注入
▪ 注入条件：As，110kev，6E15
P SUB
Si SiO2 PR Poly N+
14、BPSG淀积
▪ BPSG厚度：8000+/-1000A ▪用作多晶和 AL的隔离介质
P SUB
Si SiO2 PR Poly N+ BPSG
15、BPSG流动
17、刻蚀接触孔
开引线孔采用先湿后干的两步工艺以利于 AL在孔内的台阶覆盖。
P SUB
Si SiO2 PR Poly N+ BPSG
18、去胶
▪ 去胶工艺：干法去胶（1）+湿法去胶（2）
P SUB
Si SiO2 PR Poly N+ BPSG
19、溅射铝
• 采用 AlSiCu 溅射。 • 用作各晶体管之间的联线。
第三章 集成电路的制造工艺
为何要介绍IC制造工艺？
（1）集成电路设计人员虽然不需要直接参 与集成电路的工艺流程和掌握工艺的细 节，但了解集成电路制造工艺的基本原理 和过程，对于集成电路设计大有裨益。
（2）这些工艺可应用于各类半导体器件和 集成电路的制造过程。
代客户加工（代工）方式
芯片设计单位和工艺制造单位的分离。即芯片设 计单位可以不拥有生产线而存在和发展，而芯片 制造单位致力于工艺实现，即代客户加工（简称 代工）方式。
PEpitaxialSubstrater
SUB
Si SiO2
3、PWELL 注入
注入条件：B，50kev，3E12
Si SiO2
P SUB
4、腐蚀SiO2
漂光由Nwell推进所生成的氧化层。
Si SiO2
P SUB
5、基氧
基氧厚度：375+/-50A 作为Si3N4与Si之间的应力缓冲层。
P SUB
参数测试和性能评估
设计单位对芯片进行参数测试和性能评估。 符合技术要求时，进入系统应用。从而完成 一次集成电路设计、制造和测试与应用的全 过程。
代工工艺
代工（Foundry）厂家
– 无锡上华（0.6/0.5 mCOS和4 mBiCMOS工艺) – 上海先进半导体公司(1 mCOS工艺) – 首钢NEC(1.2/0.18 mCOS工艺) – 上海华虹NEC(0.35 mCOS工艺) – 上海中芯国际(8英寸晶圆0.25/0.18 mCOS工艺)
23、Si3N4钝化
作为器件的保护层。
P SUB
Si SiO2 PR Poly N+ BPSG Al Pad
24、合ห้องสมุดไป่ตู้，门检验，待PVM
境外代工厂家一览表
芯片工程与多项目晶圆计划
集成电路设计需要的知识范围
• 集成电路设计：门槛很高
– 系统知识：应用范围涉及面很广 – 电路知识：是核心知识（技术和经验） – 工具知识：包括硬件描述语言和设计流程 – 工艺知识：微电子技术和版图设计经验
集成电路工艺简介
实际上的制作过程是很复杂的，有的甚至要有几百 个步骤。但其涉及到的基本工艺无外乎以下几种
代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
一张掩模一方面对应于版图设计中的一层的图形， 另一方面对应于芯片制作中的一道或多道工艺。
在一张张掩模的参与下，工艺工程师完成芯片的流 水式加工，将版图数据定义的图形最终有序的固化 到芯片上。这一过程通常简称为“流片”
代工方式已成为集成电路技术发展的一个重要特征
无生产线设计与代工方式的关系图
PDK文件
首先，代工单位将经过前期开发确定的一套工艺 设计文件PDK（Pocess Design Kits)通过因特网传 送给设计单位。 PDK文件包括：工艺电路模拟用的器件的SPICE 参数，版图设计用的层次定义，设计规则，晶 体管、电阻、电容等元件和通孔（VIA）、焊盘 等基本结构的版图，与设计工具关联的设计规 则检查（DRC）、参数提取（EXT）和版图电路 对照（LVS）用的文件。
• 缓和 BPSG的棱角以利于 AL的爬坡和台阶覆盖。 • 完成 N＋和 P＋源漏结的最终推进。 • 至此完成了晶体管部分的制作。
P SUB
Si SiO2 PR Poly N+ BPSG
16、腐蚀接触孔
开引线孔采用先湿后干的两步工艺以利于 AL在孔内的台阶覆盖。
P SUB
Si SiO2 PR Poly N+ BPSG
▪ 光刻后留下的部分包括：栅、电容的下 极板。（掩 模版——曝光——显影）
P SUB
Si SiO2 PR Poly
10、刻蚀多晶一
P SUB
Si SiO2 PR Poly
11、去胶
▪ 采用湿法去胶（1）+（2）菜单去胶。
P SUB
Si SiO2 PR Poly
12、多晶一氧化
▪ 此氧化层作为电容的介质层。
Si SiO2
6、栅氧化
▪ 氧化层厚度：425+/-15A , 栅氧化层是NMOS工艺 中要求最高的工艺，极容易导致器件的失效。
Si SiO2
P SUB
7、多晶沉积
• 多晶Si栅 • 整片无胶注入
Si SiO2 Poly
P SUB
8、涂光刻胶
P SUB
Si SiO2 PR Poly
9、光刻多晶一
P SUB
Si SiO2 PR Poly N+ BPSG Al
20、光刻铝
• 定义铝线区域。
P SUB
Si SiO2 PR Poly N+ BPSG Al
21、刻蚀铝
P SUB
Si SiO2 PR Poly N+ BPSG Al
22、去胶
去胶工艺：干法去胶（2）
P SUB
Si SiO2 PR Poly N+ BPSG Al
NMOS
SD
G
N+
N+
P 型衬底
(掺杂浓度低)
B
1、硅片检测
硅片规格：晶向 P(100) 电阻率 25.5~42.5ohm.cm 厚度 525+/-20 um
PEpitaxialSubstrater
SUB
Si
2、初氧
初氧（2） 厚度：4100+/400A 作用：作为Nwell注入的掩蔽辅助层
电路设计和电路仿真
设计单位根据研究项目提出的技术指标，在自 己掌握的电路与系统知识的基础上，利用PDK 提供的工艺数据和CAD/EDA工具，进行电路设 计、电路仿真（或称模拟）和优化、版图设计、 设计规则检查DRC、参数提取和版图电路图对 照LVS，最终生成通常称之为GDS-Ⅱ格式的版 图文件。
掩模与流片
Si SiO2 PR Poly
13、N+区注入
▪ 注入条件：As，110kev，6E15
P SUB
Si SiO2 PR Poly N+
14、BPSG淀积
▪ BPSG厚度：8000+/-1000A ▪用作多晶和 AL的隔离介质
P SUB
Si SiO2 PR Poly N+ BPSG
15、BPSG流动
17、刻蚀接触孔
开引线孔采用先湿后干的两步工艺以利于 AL在孔内的台阶覆盖。
P SUB
Si SiO2 PR Poly N+ BPSG
18、去胶
▪ 去胶工艺：干法去胶（1）+湿法去胶（2）
P SUB
Si SiO2 PR Poly N+ BPSG
19、溅射铝
• 采用 AlSiCu 溅射。 • 用作各晶体管之间的联线。
第三章 集成电路的制造工艺
为何要介绍IC制造工艺？
（1）集成电路设计人员虽然不需要直接参 与集成电路的工艺流程和掌握工艺的细 节，但了解集成电路制造工艺的基本原理 和过程，对于集成电路设计大有裨益。
（2）这些工艺可应用于各类半导体器件和 集成电路的制造过程。
代客户加工（代工）方式
芯片设计单位和工艺制造单位的分离。即芯片设 计单位可以不拥有生产线而存在和发展，而芯片 制造单位致力于工艺实现，即代客户加工（简称 代工）方式。
PEpitaxialSubstrater
SUB
Si SiO2
3、PWELL 注入
注入条件：B，50kev，3E12
Si SiO2
P SUB
4、腐蚀SiO2
漂光由Nwell推进所生成的氧化层。
Si SiO2
P SUB
5、基氧
基氧厚度：375+/-50A 作为Si3N4与Si之间的应力缓冲层。
P SUB
参数测试和性能评估
设计单位对芯片进行参数测试和性能评估。 符合技术要求时，进入系统应用。从而完成 一次集成电路设计、制造和测试与应用的全 过程。
代工工艺
代工（Foundry）厂家
– 无锡上华（0.6/0.5 mCOS和4 mBiCMOS工艺) – 上海先进半导体公司(1 mCOS工艺) – 首钢NEC(1.2/0.18 mCOS工艺) – 上海华虹NEC(0.35 mCOS工艺) – 上海中芯国际(8英寸晶圆0.25/0.18 mCOS工艺)
23、Si3N4钝化
作为器件的保护层。
P SUB
Si SiO2 PR Poly N+ BPSG Al Pad
24、合ห้องสมุดไป่ตู้，门检验，待PVM
境外代工厂家一览表
芯片工程与多项目晶圆计划
集成电路设计需要的知识范围
• 集成电路设计：门槛很高
– 系统知识：应用范围涉及面很广 – 电路知识：是核心知识（技术和经验） – 工具知识：包括硬件描述语言和设计流程 – 工艺知识：微电子技术和版图设计经验
集成电路工艺简介
实际上的制作过程是很复杂的，有的甚至要有几百 个步骤。但其涉及到的基本工艺无外乎以下几种
代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
一张掩模一方面对应于版图设计中的一层的图形， 另一方面对应于芯片制作中的一道或多道工艺。
在一张张掩模的参与下，工艺工程师完成芯片的流 水式加工，将版图数据定义的图形最终有序的固化 到芯片上。这一过程通常简称为“流片”
代工方式已成为集成电路技术发展的一个重要特征
无生产线设计与代工方式的关系图
PDK文件
首先，代工单位将经过前期开发确定的一套工艺 设计文件PDK（Pocess Design Kits)通过因特网传 送给设计单位。 PDK文件包括：工艺电路模拟用的器件的SPICE 参数，版图设计用的层次定义，设计规则，晶 体管、电阻、电容等元件和通孔（VIA）、焊盘 等基本结构的版图，与设计工具关联的设计规 则检查（DRC）、参数提取（EXT）和版图电路 对照（LVS）用的文件。
• 缓和 BPSG的棱角以利于 AL的爬坡和台阶覆盖。 • 完成 N＋和 P＋源漏结的最终推进。 • 至此完成了晶体管部分的制作。
P SUB
Si SiO2 PR Poly N+ BPSG
16、腐蚀接触孔
开引线孔采用先湿后干的两步工艺以利于 AL在孔内的台阶覆盖。
P SUB
Si SiO2 PR Poly N+ BPSG
▪ 光刻后留下的部分包括：栅、电容的下 极板。（掩 模版——曝光——显影）
P SUB
Si SiO2 PR Poly
10、刻蚀多晶一
P SUB
Si SiO2 PR Poly
11、去胶
▪ 采用湿法去胶（1）+（2）菜单去胶。
P SUB
Si SiO2 PR Poly
12、多晶一氧化
▪ 此氧化层作为电容的介质层。
Si SiO2
6、栅氧化
▪ 氧化层厚度：425+/-15A , 栅氧化层是NMOS工艺 中要求最高的工艺，极容易导致器件的失效。
Si SiO2
P SUB
7、多晶沉积
• 多晶Si栅 • 整片无胶注入
Si SiO2 Poly
P SUB
8、涂光刻胶
P SUB
Si SiO2 PR Poly
9、光刻多晶一
P SUB
Si SiO2 PR Poly N+ BPSG Al
20、光刻铝
• 定义铝线区域。
P SUB
Si SiO2 PR Poly N+ BPSG Al
21、刻蚀铝
P SUB
Si SiO2 PR Poly N+ BPSG Al
22、去胶
去胶工艺：干法去胶（2）
P SUB
Si SiO2 PR Poly N+ BPSG Al
NMOS
SD
G
N+
N+
P 型衬底
(掺杂浓度低)
B
1、硅片检测
硅片规格：晶向 P(100) 电阻率 25.5~42.5ohm.cm 厚度 525+/-20 um
PEpitaxialSubstrater
SUB
Si
2、初氧
初氧（2） 厚度：4100+/400A 作用：作为Nwell注入的掩蔽辅助层
电路设计和电路仿真
设计单位根据研究项目提出的技术指标，在自 己掌握的电路与系统知识的基础上，利用PDK 提供的工艺数据和CAD/EDA工具，进行电路设 计、电路仿真（或称模拟）和优化、版图设计、 设计规则检查DRC、参数提取和版图电路图对 照LVS，最终生成通常称之为GDS-Ⅱ格式的版 图文件。
掩模与流片