《EDA技术与Verilog HDL》 第10章
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《EDA技术与Verilog HDL》清华第2版习题1
图1-14 寄存器输出结构
1-7 什么是基于乘积项的可编程逻辑结构？什么是基于查找表的可编程逻辑 结构？ 答：基于乘积项的可编程结构，即由可编程的“与”阵列和固定的“或”阵 列组成。 可编程的查找表（Look Up Table，LUT）结构，LUT是可编程的最小逻 辑构成单元。大部分FPGA采用基于SRAM（静态随机存储器）的查找表逻 辑形成结构，即用SRAM来构成逻辑函数发生器。一个N输入LUT可以实现N 个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。 1-8 就逻辑宏单元而言，GAL中的OLMC、CPLD中的LC、FPGA中的LUT 和LE的含义和结构特点是什么？它们都有何异同点？ 答：输出逻辑宏单元（Output Logic Macro Cell，OLMC），此结构使得 PLD器件在组合逻辑和时序逻辑中的可编程或可重构性能都成为可能。 MAX7000S系列器件包含32~256个逻辑宏单元（Logic Cell，LC），其单个 逻辑宏单元结构如图1-15所示。 LUT即可编程的查找表（Look Up Table，LUT）结构，是可编程的最小逻辑 构成单元。大部分FPGA采用基于SRAM（静态随机存储器）的查找表逻辑 形成结构，即用SRAM来构成逻辑函数发生器。一个N输入LUT可以实现N个 输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。 LE是Cyclone III FPGA器件的最基本的可编程单元，LE主要由一个4输入的 查找表LUT、进位链逻辑、寄存器链逻辑和一个可编程的寄存器构成。
1-9 为什么说用逻辑门作为衡量逻辑资源大小的最小单元不准确。 答：专业习惯是将OLMC及左侧的可编程与阵列合称一个逻辑宏单元，即标 志PLD器件逻辑资源的最小单元，由此可以认为GAL16V8器件的逻辑资源是 8个逻辑宏单元，而目前最大的FPGA的逻辑资源达数十万个逻辑宏单元。也 有将逻辑门的数量作为衡量逻辑器件资源的最小单元，如某CPLD的资源约 2000门等，但此类划分方法误差较大。
EDA技术与Verilog_HDL
1.7 EDA技术的优势
（1）大大降低设计成本，缩短设计周期。 （2）有各类库的支持。 （3）极大地简化了设计文档的管理。 （4）日益强大的逻辑设计仿真测试技术。 （5）设计者拥有完全的自主权，再无受制于人之虞。 （6）软件平台支持任何标准化的设计语言；良好的可移植与可测试性， 为系统开发提供了可靠的保证。 （7）能将所有设计环节纳入统一的自顶向下的设计方案中。 （8）在系统板设计结束后仍可利用计算机对硬件系统进行完整的测试。
Altera 的 SignalTap II Xilinx 的 ChipScope
3.6 FPGA/CPLD产品概述
3.6.1 Lattice公司的CPLD器件系列 1. ispLSI系列器件 2. MACHXO系列 3. MACH4000系列 4. LatticeSC FPGA系列 5. LatticeECP3 FPGA系列
第3章 FPGA/CPLD结构与应用
3.1 概 述
3.1 概 述
3.1.1 可编程逻辑器件的发展历程
（1）20世纪70年代，熔丝编程的PROM和PLA器件是最早的可编程逻辑 器件。 （2）20世纪70年代末，对PLA进行了改进，AMD公司推出PAL器件。 （3）20世纪80年代初，Lattice发明电可擦写的，比PAL使用更灵活的 GAL器件。 （4）20世纪80年代中期，Xilinx公司提出现场可编程概念，生产出了世 界上第一片FPGA器件。同期，A1tera公司推出EPLD器件，较GAL器件 有更高的集成度，可以用紫外线或电擦除。 （5）20世纪80年代末，Lattice公司又提出在系统可编程技术，并且推出 了一系列具备在系统可编程能力的CPLD器件，将可编程逻辑器件的性能 和应用技术推向了一个全新的高度。 （6）进入20世纪90年代后，可编程逻辑集成电路技术进入飞速发展时期。 器件的可用逻辑门数超过了百万门，并出现了内嵌复杂功能模块（如加法 器、乘法器、RAM、CPU核、DSP核、PLL等）的SOPC。
EDA技术与Verilog HDL 实验报告
EDA技术与Verilog HDL实验报告学生姓名：樊奇峰学生学号：20102533所在班级：10级电科（2）班实验老师：陈亮亮实验地点地点：理工楼实验一 EDA实验箱使用一．实验目的1．GW48教学实验系统原理与使用介绍2．熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。
二．实验内容首先了解GW48系统使用注意事项以及GW48系统主板结构与使用方法，接着对各实验电路结构图特点与适用范围简述。
最后在QuartusII界面下，用文本输入和图形输入分别验证七选一多路选择器的功能。
三．程序清单文本输入如下所示：module mux71(a,b,c,d,e,f,g,s,y);input a,b,c,d,e,f,g;output y;input [2:0] s;reg y ;always @(a,b,c,d,e,f,g,s)case (s)0: y<=a;1: y<=b;2: y<=c;3: y<=d;4: y<=e;5: y<=f;6: y<=g;default: y<=a;endcaseendmodule图形输入如下所示：四、实验步骤1、新建一个名称为MUX71a的工程，并在该文件夹中新建一个MUX71a.v的文件。
2、编译代码，编译成功后进行第三步，若不成功则查改代码中的错误。
3、在工程文件夹中新建一个MUX71a.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。
4、验证输出端口波形是否达到七选一多路选择器的功能。
五、实验数据仿真波形如下图所示。
六、实验小结通过对EDA实验箱使用，了解了GW48教学实验系统原理与使用介绍；熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。
实验二用原理图和VerilogHDL语言设计一位全加器一．实验目的熟悉在QuartusII下用原理图和VerilogHDL语言设计一位全加器。
《EDA技术与Verilog设计》第1章：EDA技术概述
IP核与 核与SOC设计 核与 设计
--用 等硬件描述语言描述的功能块， 软IP--用VHDL等硬件描述语言描述的功能块，但 -等硬件描述语言描述的功能块 是并不涉及用什么具体电路元件实现这些功能。 是并不涉及用什么具体电路元件实现这些功能。 --完成了综合的功能块 固IP--完成了综合的功能块。 --完成了综合的功能块。
现代EDA技术的特征 技术的特征 现代
1．硬件描述语言设计输入 ． 2．“自顶向下”设计方法（Top-down） ． 自顶向下”设计方法（Top-down） 3．开放性和标准化 ． 4．高层综合与优化 ．
1.2 Top-down设计与 核设计 设计与IP核设计 设计与
Top-down的设计 的设计 须经过“设计—验 须经过“设计 验 修改设计—再 证—修改设计 再 修改设计 验证”的过程， 验证”的过程，不 断反复， 断反复，直到结果 能够实现所要求的 功能，并在速度、 功能，并在速度、 功耗、 功耗、价格和可靠 性方面实现较为合 理的平衡。 理的平衡。
IP(Intellectual Property)核 核
IP（Intellectual Property）：原来的含义是指 （ ）：原来的含义是指 ）： 知识产权、著作权， 知识产权、著作权，在IC设计领域指实现某 设计领域指实现某 种功能的设计。 种功能的设计。 IP核（IP模块）：指功能完整，性能指标可 模块）：指功能完整， 核 模块）：指功能完整 已验证的、可重用的电路功能模块。 靠，已验证的、可重用的电路功能模块。 IP复用（IP reuse） 复用（ 复用 ）
（b）硬件语言设计目标流程 ）
适 配
适配器也称为结构综合器， 适配器也称为结构综合器，它的功能是将由综合 器产生的网表文件配置于指定的目标器件中， 器产生的网表文件配置于指定的目标器件中，并产 生最终的可下载文件 器件而言， 对CPLD器件而言，产生熔丝图文件，即JEDEC 器件而言 产生熔丝图文件， 文件； 器件则产生Bitstream位流数据文件 文件；对FPGA器件则产生 器件则产生 位流数据文件
《EDA技术与Verilog HDL》PPT第3版 第11章 DSP Builder系统设计方法
11.3 DSP Builder层次化设计
11.3 DSP Builder层次化设计
11.2.6 硬件测试与硬件实现
11.4 基于DSP Builder的DDS设计
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
第11章
DSP Builder系统设计方法
11.1 MATLAB/DSP Builder及其设计流程
11.2 正弦信号发生器设计
11.2 正弦信号发生器设计
11.2.1 建立设计模型 1．打开MATLAB环境
11.2 正弦信号发生器设计
11.2.1 建立设计模型 2．建立工作库
11.2 正弦信号发生器设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-3 HIL硬件环仿真实验
实验与设计
实验11-3 HIL硬件环仿真实验
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
11.4.2 FSK调制器设计 （1）直接调频法。
（2）频率键控法。
11.4 基于DSP Builder的DDS设计
11.4.2 FSK调制器设计
11.4 基于DSP Builder的DDS设计
11.4.3 正交信号发生器设计
11.2 正弦信号发生器设计
11.2.6 硬件测试与硬件实现
EDA应用技术 硬件描述语言Verilog HDL
第3章硬件描述语言Verilog HDL EDA应用技术EDA应用技术3.1 引言3.1 引言内容概要3.1 引言 3.1 引言3.1 引言形式化地表示电路的行为和结构；3.2 Verilog HDL基本结构内容概要3.2 Verilog HDL基本结构 3.2 Verilog HDL基本结构3.2 Verilog HDL基本结构 3.2 Verilog HDL基本结构3.2 Verilog HDL基本结构3.2 Verilog HDL基本结构[例3.2.5¾Verilog HDLendmodule声明语句中。
模块是可以进行层次嵌套的。
3.2 Verilog HDL基本结构 3.2 Verilog HDL基本结构3.2 Verilog HDL基本结构 3.2 Verilog HDL基本结构Verilog3.2 Verilog HDL基本结构 3.2 Verilog HDL基本结构3.2 Verilog HDL基本结构Verilog3.2 Verilog HDL基本结构3.2 Verilog HDL基本结构HDL语言描述的“东西”都通过其名字来识别，3.2 Verilog HDL基本结构六、编写Verilog3.2 Verilog HDL基本结构1语汇代码的编写标准3.2 Verilog HDL基本结构1语汇代码的编写标准（续）3.2 Verilog HDL基本结构2综合代码的编写标准3.2 Verilog HDL基本结构（6）描述组合逻辑的always块，一定不能有不完全赋值，即所有输出变2综合代码的编写标准（续1）3.2 Verilog HDL基本结构（10）避免生成不想要的触发器。
2综合代码的编写标准（续2）3.2 Verilog HDL基本结构2综合代码的编写标准（续3）3.2 Verilog HDL基本结构2综合代码的编写标准（续4）3.3 数据类型及常量、变量内容概要3.3 数据类型及常量、变量一、数据类型3.3 数据类型及常量、变量（1）3.3 数据类型及常量、变量8’b1001xxxx8’b1010zzzz3.3 数据类型及常量、变量（3）3.3 数据类型及常量、变量3.3 数据类型及常量、变量（4）parameter常量（符号常量）3.3 数据类型及常量、变量 3.3 数据类型及常量、变量：利用特殊符号“#”3.3 数据类型及常量、变量3.3 数据类型及常量、变量三、变量1. nets型变量定义——输出始终随输入的变化而变化的变量。
教学课件：《EDA技术及应用—Verilog HDL版》(第三版)谭会生
(5) 布局布线子模块：该模块 实现由逻辑设计到物理实现的映 射，因此与物理实现的方式密切 相关。例如，最终的物理实现可 以是门阵列、可编程逻辑器件等。 由于对应的器件不同，因此各自 的布局布线工具会有很大的差异。
个模块，且其操作简单，对硬件
环境要求低，运行平台是PC机和 Windows或Windows NT操作系统。 如Xilinx、Altera、Lattice、Actel、 AMD等器件公司都有自己的EDA
模块不仅能接受图形描述输入、 硬件描述语言(HDL)描述输入，还 能接受图文混合描述输入。该子 模块一般包含针对不同描述方式 的编辑器，如图形编辑器、文本 编辑器等，同时包含对应的分析
器。 (2) 设计数据库子模块：该模 块存放系统提供的库单元以及用 户的设计描述和中间设计结果。
的情况是从高层次到低层次的综 合仿真全部由EDA工具自动实现。
专指狭义的EDA技术。
辅助设计PCB-CAD技术(如PROTEL、 ORCAD等)。在广义的EDA技术中， CAA技术和PCB-CAD技术不具备逻
辑综合和逻辑适配的功能，因此 它并不能称为真正意义上的EDA 技术。故作者认为将广义的EDA
技术称为现代电子设计技术更为 合适。
设计过程中可用有关软件进行各 种仿真；④ 系统可现场编程，在 线升级；⑤ 整个系统可集成在一
目标器件不一样；② 性能各有优
劣。
VHDL/Verilog源程序的综合。 Quartus Ⅱ可以直接调用这些第 三方工具。同样，Quartus Ⅱ具
备仿真功能，但也支持第三方的 仿真工具，如Modelsim。此外， Quartus Ⅱ为Altera DSP开发包进
行系统模型设计提供了集成综合 环境，它与MATLAB和DSP Builder 结合可以进行基于FPGA的DSP系 统开发，是DSP硬件系统实现的 关键EDA工具。Quartus Ⅱ还可与
个模块，且其操作简单，对硬件
环境要求低，运行平台是PC机和 Windows或Windows NT操作系统。 如Xilinx、Altera、Lattice、Actel、 AMD等器件公司都有自己的EDA
模块不仅能接受图形描述输入、 硬件描述语言(HDL)描述输入，还 能接受图文混合描述输入。该子 模块一般包含针对不同描述方式 的编辑器，如图形编辑器、文本 编辑器等，同时包含对应的分析
器。 (2) 设计数据库子模块：该模 块存放系统提供的库单元以及用 户的设计描述和中间设计结果。
的情况是从高层次到低层次的综 合仿真全部由EDA工具自动实现。
专指狭义的EDA技术。
辅助设计PCB-CAD技术(如PROTEL、 ORCAD等)。在广义的EDA技术中， CAA技术和PCB-CAD技术不具备逻
辑综合和逻辑适配的功能，因此 它并不能称为真正意义上的EDA 技术。故作者认为将广义的EDA
技术称为现代电子设计技术更为 合适。
设计过程中可用有关软件进行各 种仿真；④ 系统可现场编程，在 线升级；⑤ 整个系统可集成在一
目标器件不一样；② 性能各有优
劣。
VHDL/Verilog源程序的综合。 Quartus Ⅱ可以直接调用这些第 三方工具。同样，Quartus Ⅱ具
备仿真功能，但也支持第三方的 仿真工具，如Modelsim。此外， Quartus Ⅱ为Altera DSP开发包进
行系统模型设计提供了集成综合 环境，它与MATLAB和DSP Builder 结合可以进行基于FPGA的DSP系 统开发，是DSP硬件系统实现的 关键EDA工具。Quartus Ⅱ还可与
EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计
10100
1111
15
10101
8421BC 余三码 D码
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4位格雷码
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路
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实验与设计
10-12 状态机控制串/并转换8数码静态显示
（1）实验原理：
实验与设计
10-12 状态机控制串/并转换8数码静态显示
（2）实验任务1：写出状态机PULS8的Verilog表述，并对其仿真波形进 行详细说明。如果各状态机中出现大量重复性输出操作，试用任务语句简 化之。 （3）实验任务2：根据图10-45的电路，完成全部设计，硬件实现并验证。 特别注意从FPGA至74LS164显示板的连线不能过长，以免干扰，并设置 成安全状态机！此外，为了实现既显示清晰，又无间隙闪烁，需要合理控 制状态机时钟频率和延时定时器延时量。 （4）实验任务3：为使8个数码管的小数点能独立显示控制，修改图10-45 电路。 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP43_74HC164_8LED/
3. 细分驱动性能的改善
实验与设计
3. 细分驱动性能的改善
（1）实验任务1： （2）实验任务2： （3）实验任务3：
实验与设计
10-6 基于Verilog表述的流水线乘法器设计
实验任务：
10-7 基于CPLD的FPGA PS模式编程配置控制电路设计
（1）实验目的： （2）实验原理： （3）实验任务1： （4）实验任务2：示例评估板和示例演示程序： /KX_7C5EE+/DEMOs/EXPL17_FPGA_PS_CONFIG/
第10章
系统优化、时序分析和Synplify应用
10.1 资 源 优 化
10.1.1 资源共享
10.1 资 源 优 化
10.1.1 资源共享
10.1 资 源 优 化
10.1.1 资源共享
10.1 资 源 优 化
10.1.2 逻辑优化
10.1 资 源 优 化
10.1.2 逻辑优化
10.1 资 源 优 化
实验与设计
10-10 GPS应用的通信电路设计
实验任务： 演示示例： /KX_7C5EE+/EXPERIMENTs/EXP16_KX8051_FTEST_RS232/和 /EXP17_KX8051_GPS_FTEST/。
10-11 VGA动画图像显示控制电路设计
实验任务： 相关演示示例有： 鼠标控制的VGA显示游戏： /KX_7C5EE+/DEMOs/ EXPL12_PS2Mouse_VGA_GAME/； 键盘控制的两个游戏： /KX_7C5EE+/DEMOs/EXPL1_VGA_GAME_ARK/；和/ EXPL2_VGA_GAME_pong/； 32位简单CPU设计：/KX_7C5EE+/DEMOs/ EXPL16_MIPS_COMPUTER_VGA/。
习
题
10-7 设计一个连续乘法器，输入为a0、a1、a2、a3，位宽各为8位， 输出rout为32位，完成rout=a0 * a1 * a2 * a3。试实现之。对此设计进 行优化，判断以下实现方法中哪种方法更好？ （1）rout=((a0 * a1) * a2) * a3 （2）rout=(a0 * a1) * (a2 * a3) 10-8 为提高速度，对习题10-7中的前一种方法加上流水线技术进行实 现。 10-9 试对以上的习题解答通过设置Quartus II相关选项的方式，提高速 度，减小面积。 10-10 参考例10-8，设计一16位加法器，含有3级流水线结构。与只含 一级寄存器的同样加法器（即无流水线结构的例10-7）在运行速度上进 行比较。
题
10-2 试通过优化逻辑的方式对图10-34所示的结构进行改进，给出 Verilog代码和结构图。
习
题
10-3 已知4阶直接型FIR滤波器的表达式如下： y (n)=x(n)h(0)+x(n-1)+x(n-2)h(2)+x(n-3)h(3) x (n)与 x (n -m)，m=0，1，2，3是延迟关系，m表示延迟的c l k数。 X (n -m)与h (m)的位宽均为8位，y (n)为10位，其中h (m)在模块例化 后为常数。该模块的输入为x (n)、c l k，输出为y (n)，试实现该逻辑。 10-4 对习题10-3中的FIR滤波器在速度上进行优化（在h (m)固定的情 况下），试采用流水线技术。 10-5 利用FPGA的LUT结构，构建资源占用较小的常数乘法器，改进习 题10-3和习题10-4的设计，减少模块的资源使用。 10-6 若对速度要求不高，但目标芯片的容量较小，试把习题10-3中的 FIR滤波器用串行化的方式实现。
1．Synplify软件路径设置
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.2 Synplify Pro与Quartus II的接口方法
2．设置Synplify Pro综合器
习
题
10-1 利用资源共享的面积优化方法对下面程序进行优化（仅要求在面 积上优化）。
习
10.3.3 Analysis & Synthesis的优化设置
10.3 优化设置与时序分析
10.3.4 适配器Fitter设置
10.3 优化设置与时序分析
10.3.5 SignalProbe使用方法
10.3 优化设置与时序分析
10.3.5 SignalProbe使用方法
10.3 优化设置与时序分析
实验与设计
10-1 SPWM脉宽调制控制系统设计
（1）实验原理：
实验与设计
10-1 SPWM脉宽调制控制系统设计
（1）实验原理：
实验与设计
10-1 SPWM脉宽调制控制系统设计
（1）实验原理：
实验与设计
（2）实验内容1：设计面积采样PWM信号发生电路，并在FPGA上实现，用逻 辑分析仪和示波器显示波形。演示示例： /KX_7C5EE+/EXPERIMENTs/EXP33_PWM_GENERATOR/ 。 （3）实验内容2：根据图10-36，在FPGA上实现SPWM信号发生器，试用逻辑 分析仪生成图10-37的波形。查阅资料,讨论SPWM的应用领域、基于FPGA的数 字SPWM的优势，并研究异步或同步调制的优缺点，以及载波比对不同控制对 象的影响。 设计示例：/KX_7C5EE+/EXPERIMENTs/EXP37_SPWM_Basic/ （4）实验内容3：查阅资料，利用基于SPWM的逆变技术，给出30Hz变频电源 的设计方案。
10.4 Chip Planner应用
10.4.3 利用Change Manager检测底层逻辑
Change Manager的日志视图显示每个ECO更改的以下信息： （1）更改编号。 （2）节点名称（Node Name）。 （3）更改类型（Change Type）。 （4）旧值（Old Value）。 （5）目标值（Target Value）。 （6）当前值（Current Value）。 （7）用户添加的有关ECO更改的备注。 （8）状态（Status） 1、待定： 2、已应用： 3、无效： 4、未应用：
实验与设计
10-4 线性反馈移位寄存器设计
（1）实验目的： （2）实验原理：
实验与设计
（3）实验内容1：
（4）实验内容2：
实验与设计
10-5 步进电机细分控制电路设计
（1）实验目的： （2）实验原理： 1. 步进电机细分驱动原理 2．步距细分的系统构成
实验与设计
2．步距细分的系统构成
实验与设计
实验与设计
（5）实验内容4：
实验与设计
10-2 基于DES数据加密标准的加解密系统设计
（1）实验原理： （2）实验任务：
实验与设计
10-3 采用流水线技术设计高速数字相关器
（1）实验目的： （2）实验原理： （3）实验内容1： （4）实验内容2： （5）实验内容3： （6）实验内容4： （7）思考题：
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.2 寄存器配平源自10.2 速 度 优 化10.2.2 寄存器配平
10.2 速 度 优 化
10.2.3 关键路径法
10.2 速 度 优 化
10.2.4 乒乓操作法
10.2.5 加法树法
10.3 优化设置与时序分析
10.1.3 串行化
10.1 资 源 优 化
10.1.3 串行化
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.2 速 度 优 化
10.2.1 流水线设计
10.4 Chip Planner应用
10.4.1 Chip Planner应用实例
10.4 Chip Planner应用
10.4.1 Chip Planner应用实例
10.4 Chip Planner应用
10.4.2 Chip Planner功能说明
10.4 Chip Planner应用
10.4.2 Chip Planner功能说明
10.3 优化设置与时序分析
10.3.9 查看时序分析结果
10.3 优化设置与时序分析
10.3.10 适配优化设置示例
（1）建立工程。 （2）打开Assignment Editor对话框。
10.3 优化设置与时序分析
10.3.10 适配优化设置示例
（3）选项设置。
10.3.11 LogicLock优化技术
10.5.1 Synplify Pro设计指南
3．加入源文件
10.5 Synplify Pro的应用及其与Quartus II接口
10.5.1 Synplify Pro设计指南