锁相环计算方法
锁相环相噪计算公式
锁相环相噪计算公式锁相环相噪计算公式1. 引言锁相环是一种常见的电路技术，用于对输入信号进行频率、相位或时延的调整。
在锁相环中，相噪是一个重要的性能指标，用来描述输出信号中的相位噪声。
2. 相噪计算公式•公式1：相噪指数(ENOB) = 20log10(2pi f3dB T)–其中，f3dB表示锁相环的3dB截止频率，T表示锁相环的环路延迟时间。
•公式2：相噪功率密度(PN) = 20log10(Kv f)–其中，Kv表示锁相环的控制增益，f表示锁相环的偏置频率。
3. 解释与示例相噪指数(ENOB)相噪指数(ENOB)是一种常用的相噪度量单位，表示为dBc，表示输出信号中相位噪声相对于理想信号的衰减程度。
具体计算方法如下：ENOB = 20log10(2pi f3dB T)例如，一个锁相环的3dB截止频率为10 kHz，环路延迟时间为2 ns，则根据公式1计算其相噪指数为：ENOB = 20log10(2pi10^4 2*10^-9) = - dBc这意味着锁相环输出信号中的相位噪声相对于理想信号衰减了 dB。
相噪功率密度(PN)相噪功率密度(PN)是另一种常用的相噪度量单位，表示为dBc/Hz，表示单位频带中的相位噪声功率。
具体计算方法如下：PN = 20log10(Kv f)例如，一个锁相环的控制增益为30 dB/V，偏置频率为1 MHz，则根据公式2计算其相噪功率密度为：PN = 20log10(10^3 10^6) = 140 dBc/Hz这意味着在1 Hz的频带内，锁相环输出信号的相位噪声功率为-140 dBc/Hz。
4. 总结本文介绍了锁相环相噪计算公式和其含义，包括相噪指数(ENOB)和相噪功率密度(PN)的计算公式，并通过示例进行了说明。
相噪是衡量锁相环性能的重要指标之一，在设计和应用中需要对相噪进行合理估算和控制。
5. 其他相关公式和注意事项•公式3：锁定时间(Tlock) = 1/(2pi f3dB)–锁定时间表示锁相环从失锁状态到锁定状态所需的时间。
锁相环环路滤波器的元件值计算
R1=(Kd*Kφ)/(ω*ω*N*C2),
R2=2ξ/(ωn*C2);
其中Kd是鉴相器的鉴相灵敏度，HMC440的Kd是0.286 V/rad，Kφ是VCO的压控灵敏度(rad/V)，N是锁相环的倍频倍数。阻尼系数ξ为兼顾滤波器的过冲和衰减取0.707～1之间的一个值即可。
4、有源环路的特点总结如下：
有源环路滤波器的用处十分广泛，例如有源环路能够提供较高的环路增益，因此可以使锁相环具备较宽的同步带等，有时VCO以及其他振荡器的调谐范围非常宽而导致调谐电压非常高，这是可以采用有源环路来实现；但是这种情况下由于运算放大器的放大倍数太高而导致相噪恶化以及产生不必要的频率调制现象等等。但是，实际上有源环路的优点远远多于其缺点的，一般来说，不要把倍数放大得太高，反而可以降低环路上的杂散以及优化相位噪声，例如：可以优化环路滤波器的电阻带来的噪声等等；所以合适地使用有源环路中的运放，会收到比无源意想不到的效果。
3、采用有源的常常为以下几个方面：
要求锁相环具备极好的稳定性时建议用有源方式，虽然无源方式也能锁定；
不采用捷变频并且要求振荡器的调谐电压非常高的时候
对相位噪声等要求非常高，例如仪器仪表等；虽然无源方式也能锁定；（此时需要一定的基础才行）并且此时的运算放大器选择也非常讲究，我一般选择BB公司的OPA227等运放；
纯粹模拟锁相环，例如利用混频器鉴相，二极管鉴相等等；
相噪要求非常高场合，例如相噪要求小于-140dBc/Hz@10KHz等等不一而足；
极窄锁相环时，例如深空探测等的锁相环，极低的锁相时间要求，例如环路带宽要求100KHz以上等等建议用有源方式；
总之，何时用有源何时用无源，需要根据实际情况而定，不能一概而论；
基于卡尔曼滤波的锁相环算法研究
基于卡尔曼滤波的锁相环算法研究王越;曾立【摘要】在某卫星载荷感应式磁力仪的设计中,需要提取高动态环境下的磁场信号并降低所获信号的噪声干扰.基于此提出了一种改进的基于卡尔曼滤波的锁相环算法并应用于感应式磁力仪数据处理单元DSP的软件设计中,设计采用扩展卡尔曼滤波结合全数字软件锁相环的方法对信号进行滤噪、跟踪,并进行了仿真和实验验证.结果表明,改进的锁相环可以有效的对多普勒频率变化率f=500 Hz/s,信噪比低至-20 dB的信号进行跟踪.该方法已应用于感应式磁力仪的信号提取.【期刊名称】《电子器件》【年(卷),期】2018(041)006【总页数】5页(P1452-1456)【关键词】感应式磁力仪;卡尔曼滤波;锁相环;多普勒【作者】王越;曾立【作者单位】北京航空航天大学空间与环境学院,北京100083;北京航空航天大学空间与环境学院,北京100083【正文语种】中文【中图分类】TM935对高噪声背景下的微弱信号检测技术是近年来信号处理工程应用领域的热点问题。
某卫星感应式磁力仪是一种具有正交三轴磁传感器的仪器[1],主要用来测量沿卫星轨道的交流磁场,探寻地震预测、预报方法。
它可以测量频率为10 Hz～20 kHz、磁场强度为500 fT～50 nT的交流磁场。
在对强噪声干扰下具有多普勒效应的磁场信号的提取过程中,为了更为准确的提取有用信号及抑制噪声干扰,需要一种稳定有效的算法。
锁相环主要用于信号相位和频率的锁定,对信号的跟踪有较为良好的效果,但是单纯的锁相环技术并不能有效的跟踪多普勒效应下的微弱信号。
传统锁相环的设计通过增加环路滤波器阶数和设定环路增益来获取快速的相位锁定和较小的相位抖动,快速的相位锁定要求较小的带宽但是会影响PLL的动态性能[2];而增加环路带宽又会减弱PLL的相位锁定能力[3],因而高动态环境下PLL的跟踪性能的提高和信号的跟踪能力之间的矛盾一定程度上制约了锁相环的设计[4]。
第7章数字锁相环
第7章 数字锁相环
《锁相技术》
图7-11 数字环路滤波器一般形式
第7章 数字锁相环
3. 数字压控振荡器(DCO)数字压控振荡器的基本组 成如图7-13所示。它由频率稳定的信号钟、计数器与 比较器组成,其输出是一取样脉冲序列,脉冲周期受数字 环路滤波器送来的校正电压控制。前一个取样时刻的 校正电压将改变下一个取样时刻的脉冲时间的位置。 DCO在环路中又被称为本地受控时钟或本地参考时钟 信号。
第7章 数字锁相环
《锁相技术》
图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
图7-15 超前—滞后数字锁相环基本组成 《锁相技术》
第7章 数字锁相环
一、电路组成与说明 电路实例是数字通信中常用的一种简单的超前—滞 后位同步环路,未用序列滤波器,电路组成如图7-16所示。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-16 位同步数字环组成电路
第7章 数字锁相环
二、环路位同步原理 图7-18为图7-16方案内各点的波形图,这里为分析 简便,以均匀变换的数字脉冲序列作为输入信号,它与随 机的数字脉冲序列作用下环路取得位同步的原理是一 样的。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-7 简单二元鉴相器
第7章 数字锁相环
图 7-8 上 的 中 相 积 分 — 抽 样 — 清 除 电 路 是 用 来 判 断 DCO输出与码元转换边沿之间相位关系的。例如,中相 积分区间跨在从正到负的两个码元之间,而积分结果为 正,说明DCO时钟超前;积分结果为负,说明DCO时钟滞 后;积分结果为零,相位准确对准。
二阶锁相环环路计算
二阶锁相环环路计算一阶锁相环（Phase-Locked Loop，PLL）是一种常见的电路，用于将输入信号与参考信号进行同步。
然而，如果输入信号包含了频率偏差或相位抖动，一阶锁相环可能不足以实现同步。
这时需要使用二阶锁相环。
下面将介绍二阶锁相环的基本原理及其在环路计算中的应用。
一、二阶锁相环的基本结构1.相位比较器：用于比较输入信号和参考信号的相位差。
当相位差较大时，输出较大的控制电压用于驱动环路滤波器。
2.环路滤波器：用于滤除相位比较器输出中的高频噪声，并将低频成分提供给振荡器。
环路滤波器通常包括一个积分环节和一个比例环节，用于提供稳态和跟踪特性。
3.振荡器：根据环路滤波器提供的控制电压产生一个特定频率的振荡信号，并将该信号作为输出信号。
二、二阶锁相环的环路计算在设计二阶锁相环时，需要进行一系列环路计算来确定合适的参数和参数组合。
1.频率响应通过计算环路滤波器的传输函数，可以得到二阶锁相环的频率响应特性。
常见的频率响应包括低通、高通和带通类型。
根据应用需求选择合适的频率响应类型，并计算出合适的截至频率、幅频特性和相频特性。
2.频率偏差特性频率偏差是指输入信号与参考信号之间的频率差异。
通过对环路滤波器进行合适的参数设置，可以使锁相环对频率偏差产生更强的补偿能力。
根据频率偏差的幅度和频率范围进行计算，以确定滤波器参数。
3.相位抖动特性相位抖动是指输入信号在短时间内的相位变化。
通过选取合适的环路滤波器参数，可以使锁相环对相位抖动具有更好的抑制能力。
计算相位抖动的幅度和频率范围，以确定滤波器参数。
4.时间常数和稳定性时间常数是指锁相环在响应输入信号变化时所需要的时间。
通过计算时间常数，可以估计系统的响应速度。
稳定性是指锁相环对于扰动的抵抗能力。
通过调节环路滤波器的参数，使锁相环具有合适的时间常数和稳定性。
以上是二阶锁相环的基本原理和环路计算的概述。
要进行具体的环路计算，需要结合具体的应用场景和性能要求。
三阶锁相环阻尼因子
三阶锁相环阻尼因子锁相环（Phase-Locked Loop，PLL）是一种常用的控制系统，广泛应用于通信、测量、时钟同步等领域。
在PLL中，阻尼因子（damping factor）是一个重要参数，它决定了系统阻尼的程度，直接影响到系统的稳定性和动态响应。
本文将对三阶锁相环阻尼因子进行讨论和分析。
一、三阶锁相环基本结构三阶锁相环是一种常用的锁相环结构，由相位比较器（Phase Detector）、环路滤波器（Loop Filter）、控制电压控振荡器（Voltage-Controlled Oscillator，VCO）和分频器（Divider）等组成。
其中相位比较器负责将参考信号和VCO输出信号进行相位比较，得到一个误差信号；环路滤波器用于对误差信号进行滤波处理，产生一个控制电压；控制电压控制VCO的频率，使其与参考信号保持同步；分频器负责将VCO输出信号进行分频，用于与参考信号进行比较。
二、三阶锁相环阻尼因子的定义在三阶锁相环中，阻尼因子是指系统的阻尼程度。
在阻尼因子为零时，系统处于无阻尼状态；在阻尼因子为1时，系统处于临界阻尼状态；在阻尼因子大于1时，系统处于过阻尼状态。
阻尼因子的大小直接影响到系统的稳定性和动态响应。
当阻尼因子过小时，系统容易发生震荡；当阻尼因子过大时，系统响应速度过慢。
三、三阶锁相环阻尼因子的影响因素1. 相位比较器增益：相位比较器的增益决定了相位比较器输出信号与VCO控制电压之间的线性关系。
增加相位比较器的增益可以增加锁相环的阻尼因子，提高系统的稳定性。
2. 环路滤波器参数：环路滤波器的参数决定了系统的频率响应和相位延迟。
选择适当的滤波器参数可以实现对系统动态响应的调节，进而影响到阻尼因子的大小。
3. VCO增益：VCO的增益决定了VCO输出频率与控制电压之间的变化关系。
增加VCO的增益可以增加锁相环的阻尼因子，提高系统的稳定性。
四、三阶锁相环阻尼因子的计算方法计算三阶锁相环的阻尼因子可以采用两种方法：数学模型法和试验法。
宽范围稳定高速锁相环74HC4046输出频率的方法
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仪器仪表装置
! 工作频段的划分
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若锁相环工作在宽频率范围，须将该范围划分
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锁相环计算方法
2、理论分析计算与电路设计2.1 锁相环2.1.1 锁相环原理为了使系统产生稳定的载波，本系统设计中采用锁相环路。
锁相环路是一种反馈控制电路，将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位以达到与参考信号同频的目的。
由MC145152、MC12022及压控振荡器组成的锁相环路产生的载波的稳定度达到4×10-5，准确度达到3×10-5。
锁相环的总体框图如下：2.1.2 锁相环分频锁相环分频由参考分频和可编程分频组成，由MC145152及MC12022实现。
分频框图如下：图中PD 为数字鉴相器，f o 为压控振荡的输出频率（即发射频率）。
由于压控振荡器输出信号的频率比较大，MC145152无法对它直接分频，必须用MC12022芯片先进行预分频获得频率较小的信号。
MC12022内有64和63两种分频系数 本设计中采用64分频，即P=64。
MC12022输出的信号进入MC145152进行再次分频后与参考信号进行相位比较，使载波达到与参考信号相同的稳定度。
本设计中参考信号通过晶振分频得到。
参考晶振（10.24MHz晶体振荡器，频率稳定度可达10-5～10-6）从MC145152芯片的OSCIN 、OSCOUT 接入，MC145152中的÷R 计数器对参考信号进行参考分频。
本设计中设置R ＝1024，即R A0R A1R A2＝101，对晶振频率进行1024分频得到10KHz 的参考频率信号。
用4位拨码开关设置R 的值，MC145152的参考分频系数如下：MC145152芯片集分频、鉴相于一体，内有÷A 减法计数器，÷N 减法计数器进行可编程分频。
分频系数N 、A 由并行输入的数据控制，本设计中通过单片机来控制N 、A,改变N 、A 的值即可实现频道的选择。
可编程分频的原理及计算如下：根据吞咽脉冲计数的原理：吞咽脉冲计数器开始计数时，M的初值为1，÷A和÷N两个计数器被置入预置数并同时计数，当计到A（P+1）个输入脉冲（f o）时，÷A计数器计完A个预置数，M变为0；此时÷A计数器被控制信号关闭，停止计数；而÷N计数器中还有N －A个数，它继续计（N－A）P个输入脉冲后，输出一个脉冲到鉴相器PD。
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2、理论分析计算与电路设计
2.1 锁相环
2.1.1 锁相环原理
为了使系统产生稳定的载波，本系统设计中采用锁相环路。
锁相环路是一种反馈控制电路，将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位以达到与参考信号同频的目的。
由MC145152、MC12022及压控振荡器组成的锁相环路产生
的载波的稳定度达到4×10-5，准确度达到3×10-5。
锁相环的总体框图如下：
2.1.2 锁相环分频
锁相环分频由参考分频和可编程分频组成，由MC145152及MC12022实现。
分频框图如下：
图中PD 为数字鉴相器，f o 为压控振荡的输出频率（即发射频率）。
由于压控振荡器输出信号的频率比较大，MC145152无法对它直接分频，必须用MC12022芯片先进行预分频获得频率较小的信号。
MC12022内有64和63两种分频系数 本设计中采用64分频，即P=64。
MC12022输出的信号进入MC145152进行再次分频后与参考信号进行相位比较，使载波达到与参考信号相同的稳定度。
本设计中参考信号通过晶振分频得到。
参考晶振（10.24MHz
晶体振荡器，频率稳定度可达10-5～10-6
）从MC145152芯片的OSCIN 、OSCOUT 接入，MC145152中的÷R 计数器对参考信号进行参考分频。
本设计中设置R ＝1024，即R A0R A1R A2＝101，对晶振频率进行1024分频得到10KHz 的参考频率信号。
用4位拨码开关设置R 的值，MC145152的参考分频系数如下：
MC145152芯片集分频、鉴相于一体，内有÷A 减法计数器，÷N 减法计数器进行可编程分频。
分频系数N 、A 由并行输入的数据控制，本设计中通过单片机来控制N 、A,改变N 、A 的值即可实现频道的选择。
可编程分频的原理及计算如下：
根据吞咽脉冲计数的原理：吞咽脉冲计数器开始计数时，M的初值为1，÷A和÷N两个计数器被置入预置数并同时计数，当计到A（P+1）个输入脉冲（f o）时，÷A计数器计完A个预置数，M变为0；此时÷A计数器被控制信号关闭，停止计数；而÷N计数器中还有N －A个数，它继续计（N－A）P个输入脉冲后，输出一个脉冲到鉴相器PD。
此时一个工作周期结束，Ａ和N值被重新写入两个减法计数器，M又变为1，接着重复以上过程。
整个过程中输入的脉冲数共有Q＝A（P＋1）+(N-A)P=PN+A，也就是说，该吞咽脉冲计数器的总分频系数为PN+A。
根据原理可得计算公式：
÷A计数器为8位，因此A值最大为63，MC12022的P值为64。
如果参考频率f r＝10kHz，则输出频率
f o＝（PN＋A）f r＝（64N＋A）×10kHz。
本系统设计中有五个频道，以第一频道为例，其载频范围为(48.5MHz ,56.5MHz),中心频率为49.75MHz即f o =49.75MHz
令A＝0，则
N＝(f o/ f r－A）/P =49.75MHz/10KHz/64=77.73
N取整数部分为N=77
分频系数N= 0001001101B（N9～N0）
A＝(f o/ f r)－PN = 49.75MHz/10KHz-64x77=47
分频系数A=101111B（A5～A0）
其它四个频道也如上述一样计算可得如下对应关系：
可知通过单片机来改变N、A的值即可改变发射频率，也就改变了频道。
电路图如下：
2.1．3压控振荡器
压控振荡器主要由压控振荡器芯片MC1648、变容二极管MV209与L组成的谐振回路构成。
MC1648外接一个由电感和两个串联变容二极管组成并联谐振回路。
改变变容二极管上的电压使得变容二极管的电容改变，进而使频率锁定在某一个值上。
为达到最佳工作性能，在工作频率时要求并联谐振回路的Q L≥100，电源采用+5V的电压。
该电路图如下：
MC1648的3脚输出分两路：一路送upc1507与视频信号进行调幅，一路经分频反馈给MC145152与参考信号鉴相。
MC1648的5脚为自动增益控制电路（AGC ）的反馈端。
MC1648芯片的10脚和12脚外接L 和变容二极管组成正反馈的正弦振荡电路。
其振荡频率由下式计算得：
LC
f c π21=
根据电路图得：
211
11D D C C C +=， 即2
121D D D D C C C C C +⋅= C 1D 、C 2D 分别为变容二极管的电容值
变容二极管的值选定后，就可根据载频的中心频率计算出电感值：
L=1/(2∏f)2
C
再通过调节电感，使其达到本系统设计要求的振荡频率的范围（48MHz,88MHz ）
2.1.4 鉴相器
鉴相器就相当于一个模拟乘法器，将稳定度很高的标准晶振经过分频得到的信号和由压控振输出频率经分频反馈回来得到的信号进行鉴相，之后得到一个相位误差信号。
设鉴相器输入的参考信号为
u1(t)=U1m*sin[w1*t+1()t ϕ]
另一信号为
u2=U2m*sin[w2*t+2()t ϕ] 两个信号相乘得：
u1 X u2=U1m*U2m{sin[w1*t+w2*t+1()t ϕ+2()t ϕ]+sin[w1*t-w2*t+1()t ϕ-2()t ϕ]} 经过参考分频和可编程分频后得到两个相同频率的信号，可知式中 1()t ϕ-（w2-w1）*t-2()t ϕ即为相位误差。
2.1.5 环路滤波器的设计
由鉴相器输出的信号经过环路滤波器滤除高频分量及无用信号，提高电路的抗干扰
性能并得到一个相位误差信号，再去控制压控振荡器的变容二极管上的电压，使输出的载频锁定在某一个频率上。
环路滤波器一般是线性电路，由线性元件电阻、电容及运算放大器组成，有RC 积分滤波器、无源比例积分滤波器、有源积分滤波器等三种滤波器。
在此设计中
我们采用有源积分滤波器，即由LM358运算放大器组成。
环路滤波器电路对锁相环路的锁相捕获时间及整机的信
噪比有很大的影响，因此对于环路滤波器的参数的确定是
非常重要的。
环路的性能越好，锁定时间越短，整机的信
噪比响应变差，这两者是相互矛盾的。
因此环路滤波器的
自然频率Wn应该远小于鉴相频率Wd。
噪声来源于参考频
率和分频器时，Wn可以选择得小些；当噪声来源于压控振
荡器时，Wn可选择得大些。
可根据以下公式来确定环路滤
波器的参数：
（环路滤波电路）以1CH（48.5MHz,56.5MHz）中心频率为 49.75MHz为例，则总分频次数
K=PN+A=64x77+47=4975
Wn=Wd/50=2∏f
r
/50=2∏x10k/50=1256rad/s
Kp为鉴相器灵敏度，VDD运放工作电压。
Kp=V
DD
/(2∏)=5V/(2∏)=0.796V/rad
Kv为压控振荡器的电调灵敏度，一般取1.57×107rad/sV
得 T1=(KvxKp)/(NxWn2)
=（1.57×107x0.796）/(4975x12562)
= 0.00159≈R
1
C
ξ为锁相环路得阻尼系数，取值范围为（0.5，1），一般选择最佳起始点为0.707。
得 T2=2ξ/Wn
=2x0.707/1256
=0.0011≈ R
2
C
取C=10UF,根据上式可得R
1=159o R
2
=110o
其它频道也与上述一样计算，根据调试再调整相应的参数值。
其电路图如下：。