MIPS单周期CPU实验报告
单周期CPU实验报告
MIPS-CPU设计实验报告实验名称：32位单周期MIPS-CPU设计姓名学号：刘高斯11072205实验日期：2014年12月19日目录前言MIPS简介------------------------------------------------------------- 3 实验目的------------------------------------------------------------- 3第一部分VERILOG HDL 语言实现部分实验内容------------------------------------------------------------- 4 试验环境------------------------------------------------------------- 4 模块简介------------------------------------------------------------- 4 实验截图------------------------------------------------------------- 5 实验感想------------------------------------------------------------- 5 实验代码------------------------------------------------------------- 6第二部分LOGISIM 语言实现部分实验内容------------------------------------------------------------- 16 实验环境------------------------------------------------------------- 16模块设计------------------------------------------------------------- 16 试验感想------------------------------------------------------------- 23前言一、MIPS简介MIPS是世界上很流行的一种RISC处理器。
单周期CPU实验报告
MIPS-CPU设计实验报告实验名称：32位单周期MIPS-CPU设计姓名学号：刘高斯11072205实验日期：2014年12月19日目录前言MIPS简介------------------------------------------------------------- 3 实验目的------------------------------------------------------------- 3第一部分VERILOG HDL 语言实现部分实验内容------------------------------------------------------------- 4 试验环境------------------------------------------------------------- 4 模块简介------------------------------------------------------------- 4 实验截图------------------------------------------------------------- 5 实验感想------------------------------------------------------------- 5 实验代码------------------------------------------------------------- 6第二部分LOGISIM 语言实现部分实验内容------------------------------------------------------------- 16 实验环境------------------------------------------------------------- 16模块设计------------------------------------------------------------- 16 试验感想------------------------------------------------------------- 23前言一、MIPS简介MIPS是世界上很流行的一种RISC处理器。
MIPS单周期CPU实验报告材料
《计算机组成原理实验》实验报告（实验二）学院名称：专业（班级）：学生姓名：学号：时间：2017 年11 月25 日成绩 :实验二：单周期CPU设计与实现一.实验目的(1) 掌握单周期CPU数据通路图的构成、原理及其设计方法；(2) 掌握单周期CPU的实现方法，代码实现方法；(3) 认识和掌握指令与CPU的关系；(4) 掌握测试单周期CPU的方法；(5) 掌握单周期CPU的实现方法。
二.实验内容设计一个单周期的MIPSCPU，使其能实现下列指令：==> 算术运算指令说明：以助记符表示，是汇编指令；以代码表示，是机器指令功能：rd←rs + rt。
reserved为预留部分，即未用，一般填“0”。
符号扩展再参加“加”运算。
（3）sub rd , rs , rt功能：rd←rs - rt==> 逻辑运算指令（4）ori rt , rs ,immediate功能：rt←rs | (zero-extend)immediate；immediate做“0”扩展再参加“或”运算。
（5）and rd , rs , rt功能：rd←rs & rt；逻辑与运算。
功能：rd←rs | rt；逻辑或运算。
==>移位指令==>比较指令功能：if (rs<rt) rd =1 else rd=0, 具体请看表2 ALU运算功能表，带符号==> 存储器读/写指令（9）sw rt ,immediate(rs) 写存储器功能：memory[rs+ (sign-extend)immediate]←rt；immediate符号扩展再相加。
即将rt寄存器的内容保存到rs寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中。
（10) lw rt , immediate(rs) 读存储器功能：rt ← memory[rs + (sign-extend)immediate]；immediate符号扩展再相加。
华中科技大学HUST类MIPS单周期微处理器设计实验报告
类MIPS单周期微处理器设计实验报告专业：班级：学号：姓名：一、微处理器各模块设计各模块的框图结构如上图所示。
由图可知，该处理器包含指令存储器、数据存储器、寄存器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。
图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。
1.指令存储器的设计指令寄存器为ROM类型的存储器，为单一输出指令的存储器。
因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。
（1）在IP wizard 中配置ROM，分配128个字的存储空间，字长为32位宽。
（2）选择输入具有地址寄存功能，只有当时钟上升沿有效时，才进行数据的输出。
（3）配置ROM内存空间的初始化COE文件。
最后单击Generate按钮生成IROM模块。
2.数据存储器的设计数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。
因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。
数据存储器基本建立过程同ROM的建立。
3.寄存器组设计寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。
在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能写入，因此该模块的输入为clk、RegWriteAddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。
由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData 必须输出0，否则输出相应地址寄存器的值。
另外，当RegWriteEn有效时，数据应该写入RegWriteAddr寄存器。
并且每次复位时所有寄存器都清零。
代码如下：module regFile(input clk,input reset,input [31:0] regWriteData,input [4:0] regWriteAddr,input regWriteEn,output [31:0] RsData,output [31:0] RtData,input [4:0] RsAddr,input [4:0] RtAddr);reg[31:0] regs[0:31];assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr];assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];integer i;always @(posedge clk)beginif(!reset)beginif(regWriteEn==1)beginregs[regWriteAddr]=regWriteData;endendelsebeginfor(i=0;i<31;i=i+1)regs[i]=0;regs[31]=32'hffffffff;endendendmodule4.ALU设计在这个简单的MIPS指令集中，微处理器支持add、sub、and、or、slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw、lw也需要ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存器是否相等。
Lab4实验报告
1.可创建test_for_ signext.v测试文件，添加激励信号，进行行为仿真。
2.在testBench中设定不同的输入。覆盖所有不同控制的情况，多选取一些输入数据，以保证逻辑的正确。
3.打开ISim进行仿真，观察波形是否满足设计逻辑。如果有错，检查代码，重新仿真。
6
6
module register(
begin
readdata2 = regfile[readreg2];
end
always @(negedgeclock_in)
begin
if(regwrite)
regfile[writereg] = writedata;
end
endmodule
6.2 test_for_register
moduletest_for_register;
readreg1 = 0;
readreg2 = 0;
writereg = 0;
writedata = 0;
regwrite = 0;
// current time
#285;
regwrite = 1'b1;
writereg = 5'b10101;
writedata = 32'b11111111111111110000000000000000;
);
reg [31:0] memfile[63:0];
reg [31:0] readdata;
always @(memread)
begin
readdata = memfile[address];
end
always @(negedgeclock_in)
begin
MIPS单周期CPU实验报告
MIPS单周期CPU实验报告一、实验目的本实验旨在设计一个基于MIPS指令集架构的单周期CPU，具体包括CPU的指令集设计、流水线的划分与控制信号设计等。
通过本实验，可以深入理解计算机组成原理中的CPU设计原理，加深对计算机体系结构的理解。
二、实验原理MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集（RISC）架构的处理器设计，大大简化了指令系统的复杂性，有利于提高执行效率。
MIPS指令集由R、I、J三种格式的指令组成，主要包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
在单周期CPU设计中，每个指令的执行时间相同，每个时钟周期只执行一个指令。
单周期CPU的主要部件包括指令内存（IM）、数据存储器（DM）、寄存器文件（RF）、运算单元（ALU）、控制器等。
指令执行过程主要分为取指、译码、执行、访存、写回等阶段。
三、实验步骤1.设计CPU指令集：根据MIPS指令集的格式和功能，设计符合需求的指令集，包括算术逻辑运算指令、存储器访问指令、分支跳转指令等。
2.划分CPU流水线：将CPU的执行过程划分为取指、译码、执行、访存、写回等阶段，确定每个阶段的功能和控制信号。
3.设计控制器：根据CPU的流水线划分和指令集设计，设计控制器实现各个阶段的控制信号生成和时序控制。
4.集成测试：进行集成测试，验证CPU的指令执行功能和正确性，调试并优化设计。
5.性能评估：通过性能评估指标，如CPI（平均时钟周期数）、吞吐量等，评估CPU的性能优劣，进一步优化设计。
四、实验结果在实验中，成功设计了一个基于MIPS指令集架构的单周期CPU。
通过集成测试，验证了CPU的指令执行功能和正确性，实现了取指、译码、执行、访存、写回等阶段的正常工作。
同时，通过性能评估指标的测量，得到了CPU的性能参数，如CPI、吞吐量等。
通过性能评估，发现了CPU的性能瓶颈，并进行了相应的优化，提高了CPU的性能表现。
Lab3实验报告
2012简单的类MIPS单周期处理器实现–控制器，ALULAB3实验报告王红宾5090519061SJTU | F09051031实验概述1.1实验名称简单的类MIPS单周期处理器实现–控制器，ALU1.2 实验目的1．理解CPU控制器，ALU的原理1.3实验范围本次实验将覆盖以下范围1．ISE的使用2．Spartan-3E实验板的使用3．使用Verilog HDL进行逻辑设计4．CPU控制器的实现5．ALU的实现1.4注意事项1. 本实验的逻辑设计工具为Xilinx ISE11.1。
2实验内容2.1实验步骤1．启动ISE 11.1。
2．选择File > New Project… 出现New Project Wizard。
3．Project Name填写lab5，选择工程Project Location,Top-level Source Type选择HDL。
点击Next。
4. Device Properties 中各属性填写如下：Product Category: ALLFamily: Spartan3EDevice: XC3S500EPackage: FG320Speed: -4Synthesis Tool: XST(VHDL/Verilog)Simulator: ISim (VHDL/Verilog) ，也可用Modelsim仿真。
Preferred Language: Verilog确认Enable Enhanced Design Summary 已勾选5. 点击Next6. 在New Project Wizard – Create New Source中点击Next7. 在 New Project Wizard – Add Existing Sources中点击Next8. 在New Project Wizard – Project Summary中点击Finish，结束建立工程3主控制单元模块CTR3.1 模块描述主控制单元输入为指令的opCode字段，即操作码。
Logisim完成MIPS单周期处理器开发实验报告
Logisim完成MIPS单周期处理器开发实验报告Project3Logisim完成单周期处理器开发实验报告⼀．总体设计⼆．模块定义（1）IFU（2）GPR（3）ALU（4）EXT（5）DM（6）Controller四．控制器设计单周期真值表Func100000100010N/AOp000000000000001101100011000100001111add sub ori lw sw beq lui RegDst1100X X0 ALUSrc0011101 MemtoReg0001X X X RegWrite1111002 MemWrite0000100 nPC_sel0000010 ExtOp X X000X1ALUctr Add Subtract Or Add Add Subtract X五．测试要求16.测试程序lui$t0,0x0004#lui测试程序要实现：⽴即数0x0004加载⾄t0寄存器的⾼位lui$t1,0x0008#lui测试程序要实现：⽴即数0x0008加载⾄t1寄存器的⾼位ori$t3,$zero,0x00002000#ori测试程序要实现：zero寄存器中的内容与⽴即数0x00002000进⾏或运算，储存在t3寄存器中sw$t0,4($t3)#sw测试程序要实现：把t0寄存器中值（1Word），存储到t3的值再加上偏移量4,所指向的RAM中sw$t0,8($t3)#sw测试程序要实现：把t0寄存器中值（1Word），存储到t3的值再加上偏移量8,所指向的RAM中loop:add$t2,$t2,$t1#add测试程序要实现：t1寄存器中的值加上t2寄存器中的值后存到t2寄存器中lw$t4,4($t3)#lw测试程序要实现：把t3寄存器的值+4当作地址读取存储器中的值存⼊t4 lui$t5,0x0004#lui测试程序要实现：⽴即数0x0004加载⾄t5寄存器的⾼位sub$t7,$t6,$t5#sub测试程序要实现：t6寄存器中的值减去t5寄存器中的值后存到t7寄存器中add$t0,$t0,$t5#sub测试程序要实现：t0寄存器中的值减去t5寄存器中的值后存到t0寄存器中add$t6,$t6,$t0#add 测试程序要实现：t6寄存器中的值加上t0后存到t6寄存器中beq$t0,$t1,loop#beq测试程序要实现：判断t0的值和t1的值是否相等，相等转loopadd$t0,$t0,$t5#add测试程序要实现：t0寄存器中的值加上t5后存到t0寄存器中lui$v0,0x0001#lui测试程序要实现：⽴即数0x0001加载⾄v0寄存器的⾼位lui$v1,0x0002#lui测试程序要实现：⽴即数0x0002加载⾄v1寄存器的⾼位add$v0,$v0,$v1#add测试程序要实现：v0寄存器中的值加上v1后存到v0寄存器中add$v1,$v0,$v1#add测试程序要实现：v0寄存器中的值加上v1后存到v1寄存器中ori$a0,$v0,0xffff#ori测试程序要实现：v0寄存器中的内容与⽴即数0xffff进⾏或运算，储存在a0寄存器中sub$a1,$a0,0x0000ffff#sub测试程序要实现：a0寄存器中的值减去⽴即数0x0000ffff后存到a1寄存器中loop2:sub$a2,$v1,$v0#sub测试程序要实现：v1寄存器中的值减去v0中的值后存到a2寄存器中add$a1,$a2,$a1#add测试程序要实现：a2寄存器中的值加上a1后存到a1寄存器中beq$a1,$v1,loop2#beq测试程序要实现：判断a1的值和v1的值是否相等，相等转loop2机器码：3c0800043c090008340b2000ad680004014950208d6c00043c0d000401cd7822010d402001c870201109fff9010d40203c0200013c03000200431020004318203444ffff3c010*******ffff008128220062302200c52820 10a3fffdMARS模拟结果：Logism：GPR:DM:六、问答18.对于Figure5、Figure6中的与或阵列来说，1个3输⼊与门最终转化为2个2输⼊与门，1个4输⼊与门最终转化为3个2输⼊与门，依次类推。
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《计算机组成原理实验》实验报告（实验二）学院名称：专业（班级）：学生姓名：学号：时间：2017 年11 月25 日成绩: 实验二：单周期CPU设计与实现一.实验目的(1) 掌握单周期CPU数据通路图的构成、原理及其设计方法；(2) 掌握单周期CPU的实现方法，代码实现方法；(3) 认识和掌握指令与CPU的关系；(4) 掌握测试单周期CPU的方法；(5) 掌握单周期CPU的实现方法。
二.实验内容设计一个单周期的MIPSCPU，使其能实现下列指令：==> 算术运算指令==> 逻辑运算指令功能：rd←rs | rt；逻辑或运算。
==>移位指令==>比较指令==> 存储器读/写指令将rt寄存器的内容保存到rs寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中。
即读取rs寄存器内容和立即数符号扩展后的数相加作为地址的内存单元中的数，然后保存到rt寄存器中。
==> 分支指令功能：if(rs=rt) pc←pc + 4 + (sign-extend)immediate <<2 else pc ←pc + 4特别说明：immediate是从PC+4地址开始和转移到的指令之间指令条数。
immediate 符号扩展之后左移2位再相加。
为什么要左移2位？由于跳转到的指令地址肯定是4的倍数（每条指令占4个字节），最低两位是“00”，因此将immediate放进指令码中的时候，是右移了2位的，也就是以上说的“指令之间指令条数”。
12特别说明：与beq不同点是，不等时转移，相等时顺序执行。
功能：if(rs>0) pc←pc + 4 + (sign-extend)immediate <<2 else pc ←pc + 4==>跳转指令==> 停机指令三.实验原理1.时间周期：单周期CPU指的是一条指令的执行在一个时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个时钟周期完成。
电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。
时钟周期一般也称振荡周期（如果晶振的输出没有经过分频就直接作为CPU的工作时钟，则时钟周期就等于振荡周期。
若振荡周期经二分频后形成时钟脉冲信号作为CPU的工作时钟，这样，时钟周期就是振荡周期的两倍。
）CPU在处理指令时，一般需要经过以下几个步骤：(1) 取指令(IF)：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC，当然得到的“地址”需要做些变换才送入PC。
(2) 指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。
(3) 指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。
(4) 存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。
(5) 结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器中。
单周期CPU，是在一个时钟周期内完成这五个阶段的处理。
对于不同的指令，需要执行的步骤是不同的，其中取字指令（lw）需要执行全部五个步骤。
因此，CPU的时间周期由取字指令决定。
2.指令类型：MIPS的三种指令类型：其中，op：为操作码；rs：只读。
为第1个源操作数寄存器，寄存器地址（编号）是00000~11111，00~1F；rt：可读可写。
为第2个源操作数寄存器，或目的操作数寄存器，寄存器地址（同上）；rd：只写。
为目的操作数寄存器，寄存器地址（同上）；sa：为位移量（shift amt），移位指令用于指定移多少位；funct：为功能码，在寄存器类型指令中（R类型）用来指定指令的功能与操作码配合使用；immediate：为16位立即数，用作无符号的逻辑操作数、有符号的算术操作数、数据加载（Load）/数据保存（Store）指令的数据地址字节偏移量和分支指令中相对程序计数器（PC）的有符号偏移量；address：为地址。
在本CPU设计中，由于指令的类型较少，所以所有指令均由操作码（op）确定。
在R 型指令中，功能码（funct）为000000。
3.控制线路图与数据通路：上图为CPU的数据通路和必要的控制线路图，其中Ins.Mem为指令存储器，Data.Mem 为数据存储器。
访问存储器时，先给出内存地址，然后由读或写信号控制操作。
对于寄存器组，先给出寄存器地址，读操作时，输出端就直接输出相应数据；而在写操作时，在WE 使能信号为1，在时钟边沿触发将数据写入寄存器。
4.控制信号：控制信号的作用控制信号名状态“0”状态“1”Reset初始化PC为0 PC接收新地址PCWre PC不更改，相关指令：halt PC更改，相关指令：除指令halt外ALUSrcA 来自寄存器堆data1输出，相关指令：add、sub、addi、or、and、ori、beq、bne、bgtz、slt、sw、lw来自移位数sa，同时，进行(zero-extend)sa，即{{27{0}},sa}，相关指令：sllALUSrcB 来自寄存器堆data2输出，相关指令：add、sub、or、and、sll、slt、beq、bne、bgtz 来自sign或zero扩展的立即数，相关指令：addi、ori、sw、lwDBDataSrc 来自ALU运算结果的输出，相关指令：add、addi、sub、ori、or、and、slt、sll 来自数据存储器（Data MEM）的输出，相关指令：lwRegWre 无写寄存器组寄存器，相关指令：beq、bne、bgtz、sw、halt、j 寄存器组写使能，相关指令：add、addi、sub、ori、or、and、slt、sll、lwALU功能表附：本CPU的指令集并未用到ALU的全部功能。
5.主要模块接口说明：Instruction Memory：指令存储器，address，指令存储器地址输入端口DataIn，指令存储器数据输入端口（指令代码输入端口）DataOut，指令存储器数据输出端口（指令代码输出端口）InsMemRW，指令存储器读写控制信号，为0写，为1读Data Memory：数据存储器，address，数据存储器地址输入端口DataOut，数据存储器数据输出端口/RD，数据存储器读控制信号，为0读/WR，数据存储器写控制信号，为0写Register File：寄存器组Read Reg1，rs寄存器地址输入端口Read Reg2，rt寄存器地址输入端口Write Reg，将数据写入的寄存器端口，其地址来源rt或rd字段Write Data，写入寄存器的数据输入端口Read Data1，rs寄存器数据输出端口Read Data2，rt寄存器数据输出端口WE，写使能信号，为1时，在时钟边沿触发写入RST，寄存器清零信号，为0时寄存器清零ALU：算术逻辑单元result，ALU运算结果zero，运算结果标志，结果为0，则zero=1；否则zero=0sign，运算结果标志，结果最高位为0，则sign=0，正数；否则，sign=1，负数四.实验器材电脑一台，Xilinx Vivado 软件一套，Basys3板一块。
五.实验过程与结果1.各个指令对应的控制信号除异或运算（111）外，ALU 所有功能均被使用。
2.主要模块代码及仿真（1）控制单元（control unit） Verilog 代码：1.module controlUnit(2. input [5:0] opcode,3. input zero,4. input sign,5. output reg PCWre,6. output reg ALUSrcA,7. output reg ALUSrcB,8. output reg DBDataSrc,9. output reg RegWre,10. output reg InsMemRW,11. output reg RD,12. output reg WR,13. output reg RegDst,14. output reg ExtSel,15. output reg [1:0] PCSrc,16. output reg [2:0] ALUOp17.);18. initial begin19. RD = 1;20. WR = 1;21. RegWre = 0;22. InsMemRW = 0;23. end24. always@ (opcode) begin25.case(opcode)26. 6'b000000:begin // add27. PCWre = 1;28. ALUSrcA = 0;29. ALUSrcB = 0;30. DBDataSrc = 0;31. RegWre = 1;32. InsMemRW = 1;33. RD = 1;34. WR = 1;35. RegDst = 1;36. ALUOp = 3'b000;37. end38. 6'b000001:begin //addi39. PCWre = 1;40. ALUSrcA = 0;41. ALUSrcB = 1;42. DBDataSrc = 0;43. RegWre = 1;44. InsMemRW = 1;46. WR = 1;47. RegDst = 0;48. ExtSel = 1;49. ALUOp = 3'b000;50. end51. 6'b000010:begin //sub52. PCWre = 1;53. ALUSrcA = 0;54. ALUSrcB = 0;55. DBDataSrc = 0;56. RegWre = 1;57. InsMemRW = 1;58. RD = 1;59. WR = 1;60. RegDst = 1;61. ALUOp = 3'b001;62. end63. 6'b010000:begin // ori64. PCWre = 1;65. ALUSrcA = 0;66. ALUSrcB = 1;67. DBDataSrc = 0;68. RegWre = 1;69. InsMemRW = 1;70. RD = 1;71. WR = 1;72. RegDst = 0;73. ExtSel = 0;74. ALUOp = 3'b011;75. end76. 6'b010001:begin //and77. PCWre = 1;78. ALUSrcA = 0;79. ALUSrcB = 0;80. DBDataSrc = 0;81. RegWre = 1;82. InsMemRW = 1;83. RD = 1;84. WR = 1;85. RegDst = 1;86. ALUOp = 3'b100;87. end88. 6'b010010:begin // or90. ALUSrcA = 0;91. ALUSrcB = 0;92. DBDataSrc = 0;93. RegWre = 1;94. InsMemRW = 1;95. RD = 1;96. WR = 1;97. RegDst = 1;98. ALUOp = 3'b011;99. end100. 6'b011000:begin //sll 101. PCWre = 1;102. ALUSrcA = 1; 103. ALUSrcB = 0; 104. DBDataSrc = 0; 105. RegWre = 1;106. InsMemRW = 1; 107. RD = 1;108. WR = 1;109. RegDst = 1;110. ALUOp = 3'b010; 111. end112. 6'b011100:begin //slt 113. PCWre = 1;114. ALUSrcA = 0; 115. ALUSrcB = 0; 116. DBDataSrc = 0; 117. RegWre = 1;118. InsMemRW = 1; 119. RD = 1;120. WR = 1;121. RegDst = 1;122. ALUOp = 3'b110; 123. end124. 6'b100110:begin //sw 125. PCWre = 1;126. ALUSrcA = 0; 127. ALUSrcB = 1; 128. RegWre = 0;129. InsMemRW = 1; 130. RD = 1;131. WR = 0;132. ExtSel =1;133. ALUOp = 3'b000; 134. end135. 6'b100111:begin //lw 136. PCWre = 1;137. ALUSrcA = 0; 138. ALUSrcB = 1; 139. DBDataSrc = 1; 140. RegWre = 1;141. InsMemRW = 1; 142. RD = 0;143. WR = 1;144. RegDst = 0;145. ExtSel = 1;146. ALUOp = 3'b000; 147. end148. 6'b110000:begin //beq 149. PCWre = 1;150. ALUSrcA = 0; 151. ALUSrcB = 0; 152. RegWre = 0;153. InsMemRW = 1; 154. RD = 1;155. WR = 1;156. ExtSel = 1;157. ALUOp = 3'b001; 158. end159. 6'b110001:begin //bne 160. PCWre = 1;161. ALUSrcA = 0; 162. ALUSrcB = 0; 163. RegWre = 0;164. InsMemRW = 1; 165. RD = 1;166. WR = 1;167. ExtSel = 1;168. ALUOp = 3'b001; 169. end170. 6'b110010:begin171. PCWre = 1;172. ALUSrcA = 0; 173. ALUSrcB = 0; 174. RegWre = 0;175. InsMemRW = 1; 176. RD = 1;177. WR = 1;178. ExtSel = 1;179. ALUOp = 3'b001;180. end181. 6'b111000:begin //j182. PCWre = 1;183. RegWre = 0;184. InsMemRW = 1;185. RD = 1;186. WR = 1;187. ALUOp = 3'b010;188. end189. 6'b111111:begin //halt190. PCWre = 1;191. RegWre = 0;192. InsMemRW = 1;193. RD = 1;194. WR = 1;195. end196.default:begin197. RD = 1;198. WR = 1;199. RegWre = 0;200. InsMemRW = 0;201. end202. endcase203. end204. always@(opcode or zero or sign) begin205.if(opcode == 6'b111000) // j206. PCSrc = 2'b10;207.else if(opcode[5:3] == 3'b110) begin 208.if(opcode[2:0] == 3'b000) begin 209.if(zero == 1)210. PCSrc = 2'b01;211.else212. PCSrc = 2'b00;213. end214.else if(opcode[2:0] == 3'b001) begin 215.if(zero == 0)216. PCSrc = 2'b01;217.else218. PCSrc = 2'b00;219. end220.else begin221.if(zero == 0 && sign == 0) 222. PCSrc = 2'b01;223.else224. PCSrc = 2'b00;225. end226. end227.else begin228. PCSrc = 2'b00;229. end230. end231.endmodule仿真截图：（2）程序计数器（PC）Verilog代码：1.module PC(2. input clk,3. input [31:0] PCin,4. input PCWre,5. input Reset,6. output reg [31:0] PCout7.);8. initial begin9. PCout <= 0;10. end11. always@(posedge clk) begin12.if(Reset == 0) begin13. PCout <= 0;14. end15.else if(PCWre == 0) begin16. PCout <= PCout;17. end18.else begin19. PCout <= PCin;20. end21. end22.endmodule仿真截图：（3）程序存储器（instruction memory）Verilog代码：1.module IMemory(2. input InsMemRW,3. input [31:0] address,4. output reg [31:0] DataOut5.);6. reg [7:0] mem [0:127];7. initial begin8. DataOut = 32'b111111_0000000_0000000_0000000_00000;9. $readmemb("C:/Users/ACER/Desktop/-p/project_1/rom_data.coe", mem);10. end11. always@(address or InsMemRW) begin12.if(InsMemRW == 1) begin13. DataOut[31:24] <= mem[address];14. DataOut[23:16] <= mem[address+1];15. DataOut[15:8] <= mem[address+2];16. DataOut[7:0] <= mem[address+3];17. end18. end19.endmodule仿真截图：（4）ALUVerilog代码：1.module ALU(2. input [2:0] ALUopcode,3. input [31:0] rega,4. input [31:0] regb,5. output reg [31:0] result,6. output zero,7. output sign8.);9.assign zero = (result==0)?1:0;10.assign sign = result[31];11.always @( ALUopcode or rega or regb ) begin12.case (ALUopcode)13. 3'b000 : result = rega + regb;14. 3'b001 : result = rega - regb;15. 3'b010 : result = regb << rega;16. 3'b011 : result = rega | regb;17. 3'b100 : result = rega & regb;18. 3'b101 : result = (rega < regb)?1:0; // 不带符号比较19. 3'b110 : begin // 带符号比较20.if (rega<regb &&(( rega[31] == 0 && regb[31]==0) ||21. (rega[31] == 1 && regb[31]==1))) result = 1;22.else if (rega[31] == 0 && regb[31]==1) result = 0;23.else if ( rega[31] == 1 && regb[31]==0) result = 1;24.else result = 0;25. end26. 3'b111 : result = rega ^ regb;27. endcase28.end29.endmodule仿真截图：（5）寄存器堆Verilog代码：1.module RegFile(2. input CLK,3. input RST,4. input RegWre,5. input [4:0] ReadReg1,6. input [4:0] ReadReg2,7. input [4:0] WriteReg,8. input [31:0] WriteData,9. output [31:0] ReadData1,10. output [31:0] ReadData211.);12. reg [31:0] regFile[1:31]; // 寄存器定义必须用reg 类型13. integer i;14. assign ReadData1 = (ReadReg1 == 0) ? 0 : regFile[ReadReg1]; // 读寄存器数据15. assign ReadData2 = (ReadReg2 == 0) ? 0 : regFile[ReadReg2];16. always @ (negedge CLK) begin // 必须用时钟边沿触发17.if (RST==0) begin18.for(i=1;i<32;i=i+1)19. regFile[i] <= 0;20. end21.else if(RegWre == 1 && WriteReg != 0) begin22. regFile[WriteReg] <= WriteData;23. end24. end25.26.endmodule仿真截图：（6）数据存储单元（Data Memory）Verilog代码：1.module DataMemory(2. input clk,3. input [31:0] address,4. input RD,5. input WR,6. input [31:0] DataIn,7. output [31:0] DataOut8.);9.10.reg [7:0] ram[0:127];11.integer i;12.initial begin;13.for(i=0;i<128;i=i+1)14. ram[i]<=0;15.end16.// output17.assign DataOut[7:0] = (RD == 0)? ram[address+3]:8'bz;18.assign DataOut[15:8] = (RD == 0)? ram[address+2]:8'bz;19.assign DataOut[23:16] = (RD == 0)? ram[address+1]:8'bz;20.assign DataOut[31:24] = (RD == 0)? ram[address]:8'bz;21.// input22.always@(negedge clk) begin23.if(WR == 0) begin24.if(address>=0 && address<128) begin25. ram[address] <= DataIn[31:24];26. ram[address+1] <= DataIn[23:16];27. ram[address+2] <= DataIn[15:8];28. ram[address+3] <= DataIn[7:0];29. end30. end31.end32.endmodule仿真截图：3.测试程序：测试程序如下：地址汇编程序指令代码op（6）rs(5) rt(5) rd(5)/immediate(16)16进制数代码0x00000000 addi $1,$0,8 000001 00000 00001 0000 0000 0000 1000 0401 0008 0x00000004 ori $2,$0,2 010000 00000 00010 0000 0000 0000 0010 4002 0002 0x00000008 add $3,$2,$1 000000 00010 00001 00011 00000 000000 0041 1800 0x0000000C sub $5,$3,$2 000010 00011 00010 00101 00000 000000 0862 2800 0x00000010 and $4,$5,$2 010001 00011 00010 00100 00000 000000 4462 20000x00000014 or $8,$4,$2 010010 00100 00010 01000 00000 000000 4882 4000 0x00000018 sll $8,$8,1 011000 00000 01000 01000 00001 000000 6008 4040 0x0000001C bne $8,$1,-2 (≠,转110001 01000 00001 1111 1111 1111 1110 C501 FFFE18)0x00000020 slt $6,$2,$1 011100 00010 00001 00110 00000 000000 7041 3000 0x00000024 slt $7,$6,$0 011100 00110 00000 00111 00000 000000 70C0 3800 0x00000028 addi $7,$7,8 000001 00111 00111 0000 0000 0000 1000 04E1 0008 0x0000002C beq $7,$1,-2 (≠,转110000 00111 00001 1111 1111 1111 1110 C0E1 FFFE28)0x00000030 sw $2,4($1) 100110 00001 00010 0000 0000 0000 0100 9822 0000 0x00000034 lw $9,4($1) 100111 00001 01001 0000 0000 0000 0100 9C29 0004 0x00000038 bgtz $9,2 (=0) 110010 01001 00000 0000 0000 0000 0010 C920 0002 0x0000003C addi $9,$0,15 000001 00000 01001 0000 0000 0000 1111 0409 000F 0x00000040 j 0x00000038 111000 00 0000 0000 0000 0000 0000 1110 E000 000E 0x00000044 halt 111111 00 0000 0000 0000 0000 0000 0000 FC00 0000 机器代码（.roe）：仿真截图：（1）addi $1, $0, 8 至bne $1, $8, -2（2）slt $6, $2, $1 至lw $9, 4($1)（3）bgtz $9, $2 至halt4 烧板（1）addi $1,$0,8:当前PC和下一条PC：Rs寄存器：Rt寄存器：ALU结果及写寄存器数据：（2）ori $2,$0,2当前PC和下一条PC：Rs寄存器：Rt寄存器：ALU结果及写寄存器数据：（3）add $3,$2,$1 当前PC和下一条PC：Rs寄存器：Rt寄存器：ALU结果及写寄存器数据：六.实验心得这次实验中，在设计CPU中各个模块时，遇到的问题并不大。