第三章 存储器、地址译码、总线
RAM芯片构成16K×8位的数据存储器， 用16K×8位的ROM芯片构成32K×8 的程序存储器，请画出与CPU的连线 图并写出存储器的寻址范围（要求存 储器的起始地址为D0000H）。（地址 总线、数据总线可画粗实线表示总线， 译码器可用74LS138或其他逻辑器件）
• 3.3 总线
– – – – – 3.3.1 3.3.2 3.3.3 3.3.4 3.3.5 总线的分类和性能指标 PC机的局部总线 微型机系统中的层次化局部总线 外部总线 系统总线MULTIBUS
F E
接口插板布线图 C、D
G、H
A、B E、F
局部总线和PCI总线 总线 局部总线和
• 局部总线：速度更快。适用于80486以上的CPU的主 板。如VL总线，PCI总线。与其它总线不兼容。
CPU CPU MEM PCI总线
ISA总线控制器 局部总线控制器
MEM
ISA总线
网络适配器
CRT适配器
ISA总线控制器
PCMCIA扩展总线 扩展总线
• 适用于笔记本电脑，可连接存储器、FAX/MODEM、网络适 配器和硬盘驱动器等扩展设备。 • 支持三种类型的PC卡，长86mm，宽54mm，I类卡厚3.3mm, 主要是存储器卡; II类卡厚5.5mm, 通常是modem卡或fax modem卡；III类卡厚10.5mm, 用作磁盘设备。 • PCMCIA插槽也有三种规格: I型插一个I类卡; II型插一个II类卡 或两个I类卡; III型插一个III类卡或一个II类卡和一个I类卡。 • PCMCIA插槽在PC端为插针, 在卡端为插孔。PCMCIA总线有 64个信号线, 16位数据线, 26位地址线, 其它一些控制线和电源 线、地线。 • PCMCIA插槽服务接口程序，相当于BIOS。其上是卡服务程 序。应用程序必须通过卡服务程序的中断调用来访问PC卡。
•
(Address >= ^hEb00) & (Address < ^hEc00)
译码4
• P12887 = !( A8 & !A9 & !A10 & A11 & !A12 & A13 !A9 !A10 !A12 • & A14 & A15 ); • !P12887 = (Address >= ^hE900) & (Address < ^hEa00); • P8253 • • • P1245 !A14 = !( A13 & !A14 & A15 !A13 # !A13 & A14 & A15 );
PCI总线的接口信号 总线的接口信号
• 在PCI应用系统中，有主设备和从设备，主设备需要49根信 号线，从设备至少需要47根 • 系统接口信号:CLK、RST。 • 地址数据接口信号：AD0~31/32~63、C/BE0~3/4~7、PAR。 • 接口控制信号：FRAME、IRDY、TRDY、STOP、LOCK、 IDSEL、DEVSEL • 总裁信号：REQ、GNT。 • 错误报告信号：PERR、SERR、 • 中断接口信号：INTA、INTB、INTC、INTD • 其它接口信号：SBO、SDONE
译码5
• ROM = ( • # • # • # • # • # • #
!ROM
A13 & !A14 & A15 !A13 & A14 & A15 !A9 & !A11 & A14 & A15 !A10 & !A11 & A14 & A15 !A12 & A14 & A15
!A8 !A10 !A11 !A12 !A13 !A14 !A15 !A8 & !A10 & !A11 & !A12 & !A13 & !A14 & !A15 !A9 !A10 !A11 !A12 !A13 !A14 !A15 !A9 & !A10 & !A11 & !A12 & !A13 & !A14 & !A15 ); = ((Address >= ^h300) & (Address < ^hA000)) # ((Address >= ^hF600) & (Address < ^hFFFF));
译码3
• P245T 245T = !( !A11 & !A12 & A13 & A14 & A15 ); !A11 !A12 • (Address >= ^hE000) & (Address < ^hE800) • CH375A CH375 375A !A8 !A10 !A12 = !( !A8 & A9 & !A10 & A11 & !A12 & A13 • & A14 & A15 ); • (Address >= ^hEa00) & (Address < ^hEb00) • CH375B • = !( A8 & A9 & !A10 & A11 & !A12 & A13 & A14 & A15 );
第三章 存储器、地址译码、 总线
3.1 存储器
• 介绍几种常用典型的存储器的引脚
– SRAM: HM62256 – EPROM: 27C512 – EEPROM: W27E512
常用存储器引脚
存储器扩展
3.2 地址译码
• 74LS138译码器
• 138译码器真值表
译码方法
• 全译码：所有高位地址信号通过译码器构 成多个片选信号； • 部分译码：这种方法将高位地址中的若干 位通过译码器组合成片选信号。 • 线译码：这种方法不通过译码器，而是将 高位地址中的1位或几位作为片选信号。
• 总线分类
– 内部总线
• 处于CPU内部，用来连接片内运算器和寄存器等 各个功能部件的总线；
– 局部总线
• 主板上的信息通道，连接主板上各个主要部件， 而且通过扩展槽连接各种适配器； • ISA(industry standard architecture) • EISA(extension industry standard architecture) • PCI(peripheral component interconnect)
译码6
• P374O • • P245I • • CPURST • • • • • LCD • • P512 • • P374D = !( A8 & !A9 & !A10 & !P245T & !WR ); = !( !A8 & !A9 & !A10 & !P245T & !RD ); = !( # # # KEY1 & !RSet !KEY1 & RSet P123 & Q12 !POWRST );
总线结构的优点
• 支持模块化设计
– 总线结构使得系统成为由总线连接的多个独 立的子系统，每个子系统对应一个模块；
• 开放性和通用性
– 每种总线都有固定的标准，而且其技术规范 完全公开；
• 灵活性好
– 有了总线后，系统的组合有一定的随意性， 系统主板上有多组总线扩展槽，每组对应一 种总线。
3.3.1 总线的分类和性能指标
– 系统总线
• 多处理器系统即高性能超级计算机中连接各CPU 插件板的信息通道，用来支持是微型机和外部设备之间或者几个微型机系统 之间的通信总线； • 串行总线RS232C; • IDE(integrated drive electronic) • SCSI(small computer system interface) • 并行打印机Centronics 总线 • 通用串行总线USB(universal serial bus)
= !( !A8 & !A9 & A10 & !P245T & !WR ); = !( A8 & A9 & !A10 & !P245T ); = !( !A8 & A9 & !A10 & !P245T & !WR );
译码7
• ROMA15 = !( RSet & !A15 );
作业：8086系统中，用8K×8位的
• 性能指标
– 总线宽度：数据位数 – 总线频率：每秒钟的传输次数 – 传输率：每秒钟能传输的字节数，MB/s表示
3.3.2 PC机的局部总线: PC和ISA总线 和 总线
• PC总线：8位DB，20位AB，62Pin，适用于8086/8088。 • ISA总线：16位DB，24位AB，98Pin，适用于80286，在 80386及以后的CPU的主板上应用了很长时间，目前正逐渐被 淘汰。向下兼容，即PC总线上的设备也可以用在ISA总线上。 PC 总线
PCI总线的配置空间 总线的配置空间
• 00H~01H：厂商标识，R/W，从扩展ROM装入。 • 02H~03H：设备标识，R，从扩展ROM装入。 • 04H~05H：PCI命令，W/R，未用。 • 06H~07H：PCI状态，R，未用。 • 08H：版本标识，R，从扩展ROM装入。 • 09H~0BH：设备类别码，R，从扩展ROM装入。 • 0CH：高速缓存行大小，R，未用。 • 0DH：延时定时器，W/R，从扩展ROM装入。 • 0EH：首区类型，R，从扩展ROM装入。 • 0FH：内建自测区，R，从扩展ROM装入。
ISA总线
硬盘适配器 CRT适配器 …… FAX适配器 打印机适配器 ……
PCI总线的特点 总线的特点(120引脚） 引脚） 总线的特点 引脚
• 支持一种线性突发数据传输模式，即由一个地址顺 序读写大量数据。 • 总线主控，任何一个有处理能力的外设都可暂时接 管总线。 • 同步操作功能，确保CPU与总线同步操作。 • PCI芯片将大量系统功能高度集成，而且AB和DB多 路复用。 • PCI总线与CPU时钟频率无关，以其独特的中间缓冲 器，独立于CPU ，不必担心外设在不同时钟频率下 引起性能冲突。 • 自动设置参数（I/O端口，中断号等），即PnP。
• 3.3 总线
– – – – – 3.3.1 3.3.2 3.3.3 3.3.4 3.3.5 总线的分类和性能指标 PC机的局部总线 微型机系统中的层次化局部总线 外部总线 系统总线MULTIBUS
F E
接口插板布线图 C、D
G、H
A、B E、F
局部总线和PCI总线 总线 局部总线和
• 局部总线：速度更快。适用于80486以上的CPU的主 板。如VL总线，PCI总线。与其它总线不兼容。
CPU CPU MEM PCI总线
ISA总线控制器 局部总线控制器
MEM
ISA总线
网络适配器
CRT适配器
ISA总线控制器
PCMCIA扩展总线 扩展总线
• 适用于笔记本电脑，可连接存储器、FAX/MODEM、网络适 配器和硬盘驱动器等扩展设备。 • 支持三种类型的PC卡，长86mm，宽54mm，I类卡厚3.3mm, 主要是存储器卡; II类卡厚5.5mm, 通常是modem卡或fax modem卡；III类卡厚10.5mm, 用作磁盘设备。 • PCMCIA插槽也有三种规格: I型插一个I类卡; II型插一个II类卡 或两个I类卡; III型插一个III类卡或一个II类卡和一个I类卡。 • PCMCIA插槽在PC端为插针, 在卡端为插孔。PCMCIA总线有 64个信号线, 16位数据线, 26位地址线, 其它一些控制线和电源 线、地线。 • PCMCIA插槽服务接口程序，相当于BIOS。其上是卡服务程 序。应用程序必须通过卡服务程序的中断调用来访问PC卡。
•
(Address >= ^hEb00) & (Address < ^hEc00)
译码4
• P12887 = !( A8 & !A9 & !A10 & A11 & !A12 & A13 !A9 !A10 !A12 • & A14 & A15 ); • !P12887 = (Address >= ^hE900) & (Address < ^hEa00); • P8253 • • • P1245 !A14 = !( A13 & !A14 & A15 !A13 # !A13 & A14 & A15 );
PCI总线的接口信号 总线的接口信号
• 在PCI应用系统中，有主设备和从设备，主设备需要49根信 号线，从设备至少需要47根 • 系统接口信号:CLK、RST。 • 地址数据接口信号：AD0~31/32~63、C/BE0~3/4~7、PAR。 • 接口控制信号：FRAME、IRDY、TRDY、STOP、LOCK、 IDSEL、DEVSEL • 总裁信号：REQ、GNT。 • 错误报告信号：PERR、SERR、 • 中断接口信号：INTA、INTB、INTC、INTD • 其它接口信号：SBO、SDONE
译码5
• ROM = ( • # • # • # • # • # • #
!ROM
A13 & !A14 & A15 !A13 & A14 & A15 !A9 & !A11 & A14 & A15 !A10 & !A11 & A14 & A15 !A12 & A14 & A15
!A8 !A10 !A11 !A12 !A13 !A14 !A15 !A8 & !A10 & !A11 & !A12 & !A13 & !A14 & !A15 !A9 !A10 !A11 !A12 !A13 !A14 !A15 !A9 & !A10 & !A11 & !A12 & !A13 & !A14 & !A15 ); = ((Address >= ^h300) & (Address < ^hA000)) # ((Address >= ^hF600) & (Address < ^hFFFF));
译码3
• P245T 245T = !( !A11 & !A12 & A13 & A14 & A15 ); !A11 !A12 • (Address >= ^hE000) & (Address < ^hE800) • CH375A CH375 375A !A8 !A10 !A12 = !( !A8 & A9 & !A10 & A11 & !A12 & A13 • & A14 & A15 ); • (Address >= ^hEa00) & (Address < ^hEb00) • CH375B • = !( A8 & A9 & !A10 & A11 & !A12 & A13 & A14 & A15 );
第三章 存储器、地址译码、 总线
3.1 存储器
• 介绍几种常用典型的存储器的引脚
– SRAM: HM62256 – EPROM: 27C512 – EEPROM: W27E512
常用存储器引脚
存储器扩展
3.2 地址译码
• 74LS138译码器
• 138译码器真值表
译码方法
• 全译码：所有高位地址信号通过译码器构 成多个片选信号； • 部分译码：这种方法将高位地址中的若干 位通过译码器组合成片选信号。 • 线译码：这种方法不通过译码器，而是将 高位地址中的1位或几位作为片选信号。
• 总线分类
– 内部总线
• 处于CPU内部，用来连接片内运算器和寄存器等 各个功能部件的总线；
– 局部总线
• 主板上的信息通道，连接主板上各个主要部件， 而且通过扩展槽连接各种适配器； • ISA(industry standard architecture) • EISA(extension industry standard architecture) • PCI(peripheral component interconnect)
译码6
• P374O • • P245I • • CPURST • • • • • LCD • • P512 • • P374D = !( A8 & !A9 & !A10 & !P245T & !WR ); = !( !A8 & !A9 & !A10 & !P245T & !RD ); = !( # # # KEY1 & !RSet !KEY1 & RSet P123 & Q12 !POWRST );
总线结构的优点
• 支持模块化设计
– 总线结构使得系统成为由总线连接的多个独 立的子系统，每个子系统对应一个模块；
• 开放性和通用性
– 每种总线都有固定的标准，而且其技术规范 完全公开；
• 灵活性好
– 有了总线后，系统的组合有一定的随意性， 系统主板上有多组总线扩展槽，每组对应一 种总线。
3.3.1 总线的分类和性能指标
– 系统总线
• 多处理器系统即高性能超级计算机中连接各CPU 插件板的信息通道，用来支持是微型机和外部设备之间或者几个微型机系统 之间的通信总线； • 串行总线RS232C; • IDE(integrated drive electronic) • SCSI(small computer system interface) • 并行打印机Centronics 总线 • 通用串行总线USB(universal serial bus)
= !( !A8 & !A9 & A10 & !P245T & !WR ); = !( A8 & A9 & !A10 & !P245T ); = !( !A8 & A9 & !A10 & !P245T & !WR );
译码7
• ROMA15 = !( RSet & !A15 );
作业：8086系统中，用8K×8位的
• 性能指标
– 总线宽度：数据位数 – 总线频率：每秒钟的传输次数 – 传输率：每秒钟能传输的字节数，MB/s表示
3.3.2 PC机的局部总线: PC和ISA总线 和 总线
• PC总线：8位DB，20位AB，62Pin，适用于8086/8088。 • ISA总线：16位DB，24位AB，98Pin，适用于80286，在 80386及以后的CPU的主板上应用了很长时间，目前正逐渐被 淘汰。向下兼容，即PC总线上的设备也可以用在ISA总线上。 PC 总线
PCI总线的配置空间 总线的配置空间
• 00H~01H：厂商标识，R/W，从扩展ROM装入。 • 02H~03H：设备标识，R，从扩展ROM装入。 • 04H~05H：PCI命令，W/R，未用。 • 06H~07H：PCI状态，R，未用。 • 08H：版本标识，R，从扩展ROM装入。 • 09H~0BH：设备类别码，R，从扩展ROM装入。 • 0CH：高速缓存行大小，R，未用。 • 0DH：延时定时器，W/R，从扩展ROM装入。 • 0EH：首区类型，R，从扩展ROM装入。 • 0FH：内建自测区，R，从扩展ROM装入。
ISA总线
硬盘适配器 CRT适配器 …… FAX适配器 打印机适配器 ……
PCI总线的特点 总线的特点(120引脚） 引脚） 总线的特点 引脚
• 支持一种线性突发数据传输模式，即由一个地址顺 序读写大量数据。 • 总线主控，任何一个有处理能力的外设都可暂时接 管总线。 • 同步操作功能，确保CPU与总线同步操作。 • PCI芯片将大量系统功能高度集成，而且AB和DB多 路复用。 • PCI总线与CPU时钟频率无关，以其独特的中间缓冲 器，独立于CPU ，不必担心外设在不同时钟频率下 引起性能冲突。 • 自动设置参数（I/O端口，中断号等），即PnP。
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第3章 存储器系统 题库和答案
第3章存储器系统题库和答案第3章存储器系统一．选择题1．计算机工作中只读不写的存储器是( )。
(A) DRAM (B) ROM (C) SRAM (D) EEPROM2．下面关于主存储器（也称为内存)的叙述中，不正确的是( )。
(A) 当前正在执行的指令与数据都必须存放在主存储器内，否则处理器不能进行处理(B) 存储器的读、写操作，一次仅读出或写入一个字节 (C) 字节是主存储器中信息的基本编址单位(D) 从程序设计的角度来看，cache（高速缓存）也是主存储器3．CPU对存储器或I/O端口完成一次读/写操作所需的时间称为一个( )周期。
(A) 指令 (B) 总线 (C) 时钟 (D) 读写 4．存取周期是指( )。
(A)存储器的写入时间 (B) 存储器的读出时间(C) 存储器进行连续写操作允许的最短时间间隔 (D)存储器进行连续读/写操作允许的最短时间3间隔5．下面的说法中，( )是正确的。
(A) EPROM是不能改写的 (B) EPROM是可改写的，所以也是一种读写存储器(C) EPROM是可改写的，但它不能作为读写存储器 (D) EPROM只能改写一次 6．主存和CPU之间增加高速缓存的目的是( )。
(A) 解决CPU和主存间的速度匹配问题 (B) 扩大主存容量(C) 既扩大主存容量，又提高存取速度 (D) 增强CPU的运算能力 7．采用虚拟存储器的目的是( )。
(A) 提高主存速度 (B) 扩大外存的容量 (C) 扩大内存的寻址空间 (D) 提高外存的速度 8．某数据段位于以70000起始的存储区，若该段的长度为64KB，其末地址是( )。
(A) 70FFFH (B) 80000H (C) 7FFFFH (D) 8FFFFH9．微机系统中的存储器可分为四级，其中存储容量最大的是( )。
(A) 内存 (B) 内部寄存器 (C) 高速缓冲存储器 (D) 外存10．下面的说法中，( )是正确的。
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
计算机组成原理第三章 第2讲 SRAM存储器
SRAM存储器
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根
据信息存储的机理不同可以分为两类：
相对而言 静态读写存储器(SRAM)：
• 存取速度快，一般用作Cache
动态读写存储器(DRAM)：
• 存储容量大，一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元：
例1：图3.5(a)是SRAM的写入时序图。 其中R/W是读/写命令控制线，当R/W 线为低电平时，存储器按给定地址把 数据线上的数据写入存储器。请指出 图3.5(a)写入时序中的错误，并画出正 确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期 读周期
读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期
存取周期
3.2 SRAM存储器
片选 读使能
3.2 SRAM存储器
片选 写使能
3.2 SRAM存储器
教材P69
用锁存器实现。 需要加电，无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线
地址线：A0-A5，可指定26=64个存储单元 数据线：I/O0，I/O1 ，I/O2 ，I/O3
• 行线，列线 • 存储器的字长4位
控制线：读或写 存储位元、存储单元、字存储单元、最小寻址 单位、最小编址单位。
写入数据：
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根
据信息存储的机理不同可以分为两类：
相对而言 静态读写存储器(SRAM)：
• 存取速度快，一般用作Cache
动态读写存储器(DRAM)：
• 存储容量大，一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元：
例1：图3.5(a)是SRAM的写入时序图。 其中R/W是读/写命令控制线，当R/W 线为低电平时，存储器按给定地址把 数据线上的数据写入存储器。请指出 图3.5(a)写入时序中的错误，并画出正 确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期 读周期
读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期
存取周期
3.2 SRAM存储器
片选 读使能
3.2 SRAM存储器
片选 写使能
3.2 SRAM存储器
教材P69
用锁存器实现。 需要加电，无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线
地址线：A0-A5，可指定26=64个存储单元 数据线：I/O0，I/O1 ，I/O2 ，I/O3
• 行线，列线 • 存储器的字长4位
控制线：读或写 存储位元、存储单元、字存储单元、最小寻址 单位、最小编址单位。
写入数据：
第三章 微机存储器
联机外存储器 脱机外存储器
两大类——内存、外存
• 内存——存放当前运行的程序和数据。
– 特点：快，容量小，随机存取，CPU可直接访问。 – 通常由半导体存储器构成 – RAM、ROM
• 外存——存放非当前使用的程序和数据。
– 特点：慢，容量大，顺序存取/块存取。需调入内存后 CPU才能访问。 – 通常由磁、光存储器构成，也可以由半导体存储器构成 – 磁盘、磁带、CD-ROM、DVD-ROM、固态盘
16
读0过程
17
写入数据1的过程
18
写0过程
19
2、存储器芯片的基本组成
20
三、存储器与系统的连接
1、数据线、地址线和控制线的连接
存储芯片通过地址线、数据线和控制线与外部连接。 地址线是单向输入的，其数目与芯片容量有关。CPU发 出的地址信号，部分使芯片的片选端有效，称为“片 选”，部分再选中芯片内部的存储单元实现“字选”。 如容量为1024×4时，地址线有10根。
8
2.常用半导体存储器的特点
（1）静态存储器SRAM
用双稳态触发器存储信息。 速度快（<5ns），不需刷新，外围电路比较简单， 但集成度低（存储容量小，约1Mbit/片），功耗 大。 在PC机中，SRAM被广泛地用作高速缓冲存储Cache。 典型SRAM芯片:CMOS RAM芯片6264(8K*8)
14
二、存储器芯片的基本组成
1、基本存储电路 静态存储器SRAM存储原理：双稳态触发器保存信 息。 T1 通，T2 止存0 ；T1 止，T2 通存1 ； 保持信息时，不送地址信号； 读出：送地址，发读命令； 写入：送地址，送数据发写命令。
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
计算机组成原理 第三章
1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址
第3章-IO端口地址译码技术
第3章 I/O 端口地址译码技术
本章主要内容
➢ I/O 端口的基本概念 ➢ I/O 端口译码的基本原理 ➢ I/O 端口译码电路的设计
2020/5/11
计算机接口技术
1
一、接口信息与功能
1、接口信息 • 数据信号：
如：8位、16位、32位数据；
• 状态信号：
表示外设是否准备好信号。
CPU
地址 数据 控制
；将端口F4H和F5H的16位数据送AX ；将端口F4H、F5H、F6H和F7H的32位数据送 ；EAX ；从DX指出的端口输入32位数据到EAX
；EAX内容输出到DX指出的32位数据端口
2020/5/11
计算机接口技术
10
I/O指令表示，CPU从端口读数据或向端口写数据，
仅仅是指I/O端口与CPU的累加器之间的数据传输，
并未涉及数据是否传输到存储器的问题。若要将端口的数据 传输到存储器，还得用MOV指令进行传输。
例如：
MOV [DI],AL IN AL,DX
；将数据从AL→存储器 ；从端口读数据到AL
MOV [DI],AL ；将数据从AL→存储器
MOV DX,301H ；I/O端口
将端口的 数据传输 到存储器
MOV AL,[SI] ；从内存取数据到AL
信号转换功能：协调总线信号与I/O设备信号。转换包 括信号的逻辑关系、时序配合和电平转换。
可编程功能：增加接口的灵活性和智能性。
3.1 I/O 地址空间
如果忽略I/O地址空间的物理特征，仅从软件编程的角度来看，和 存储器地址空间一样，I/O地址空间也是一片连续的地址单元，可供 各种外设与CPU交换信息时，存放数据、状态和命令代码之用。
出程序段：接口电路硬件保护及操作系统中数据恢复。
本章主要内容
➢ I/O 端口的基本概念 ➢ I/O 端口译码的基本原理 ➢ I/O 端口译码电路的设计
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1
一、接口信息与功能
1、接口信息 • 数据信号：
如：8位、16位、32位数据；
• 状态信号：
表示外设是否准备好信号。
CPU
地址 数据 控制
；将端口F4H和F5H的16位数据送AX ；将端口F4H、F5H、F6H和F7H的32位数据送 ；EAX ；从DX指出的端口输入32位数据到EAX
；EAX内容输出到DX指出的32位数据端口
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I/O指令表示，CPU从端口读数据或向端口写数据，
仅仅是指I/O端口与CPU的累加器之间的数据传输，
并未涉及数据是否传输到存储器的问题。若要将端口的数据 传输到存储器，还得用MOV指令进行传输。
例如：
MOV [DI],AL IN AL,DX
；将数据从AL→存储器 ；从端口读数据到AL
MOV [DI],AL ；将数据从AL→存储器
MOV DX,301H ；I/O端口
将端口的 数据传输 到存储器
MOV AL,[SI] ；从内存取数据到AL
信号转换功能：协调总线信号与I/O设备信号。转换包 括信号的逻辑关系、时序配合和电平转换。
可编程功能：增加接口的灵活性和智能性。
3.1 I/O 地址空间
如果忽略I/O地址空间的物理特征，仅从软件编程的角度来看，和 存储器地址空间一样，I/O地址空间也是一片连续的地址单元，可供 各种外设与CPU交换信息时，存放数据、状态和命令代码之用。
出程序段：接口电路硬件保护及操作系统中数据恢复。
白中英计算机组成原理第三章答案
主存16MB
Cache块号需要14位
主存地址为24位 主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次， 已知cache存储周期为40ns，主存存储周期为240ns， 求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章 内部存储器
1、设有一个具有20位地址和32位字长 的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
20
存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大 小传送数据，请确定直接映射方式的有关参数，并 画出主存地址格式。
第三章 存储系统02(blue )
小
重点:结来自 理解SRAM、DRAM的存储原理 SRAM芯片内部结构及其扩展 DRAM控制器的作用 DRAM的刷新方法 高性能存储器的构成特点及其访问原理
举例
地址译码方式
B:双地址译码(续) 举例: 1K X 1位 RAM采用双译码结构,则 可以将1K X 1 RAM 的10条地址线中的5 条（A0~A4）用在横向，5条（A5~A9） 用在纵向，则字选信号线线的条数共为： 32+32=64条(相比1024条减少了很多) 双译码结构见下图
地址译码方式
3.3 DRAM存储器
工作原理 和学生一起分析P71图3.6。
3.3 DRAM存储器
DRAM存储芯片逻辑结构 DRAM存储器芯片的结构与SRAM存 储器芯片相似，由存储体与外围电路构成。 但由于要进行刷新，所以外围电路更复杂。 主要增加行地址与列地址锁存器、增加了 刷新计数器及相应的控制电路。
刷新方式（续） 异步刷新：将刷新周期按存储器行数 等分，每一等分内刷新一行。 优点：集成了以上两种方式的优点， 减少了死时间率，同时刷新时间占总时 间的比率较小。
3.3 DRAM存储器
地址多路开关:提供刷新或读写地址， 由多路开关进行选择。 刷新定时器:定时电路用来提供刷新请 求。 刷新地址计数器: 只用RAS信号的刷新 操作，需要提供刷新地址计数器。
具体芯片举例见书本Ｐ72图3.7
3.3 DRAM存储器
读写与DRAM的刷新 两个概念: 刷新：由于漏电使电容上的电荷衰减， DRAM需要定期地重新进行存储，这个过 程称为刷新。 刷新周期：从上一次对整个存储器刷新结束 到下一次对整个存储器全部刷新一遍为止， 这一段时间间隔叫刷新周期。
3.3 DRAM存储器
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512KX8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：220 x —= 4M 字节8(3)用512Kx8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字 长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址 进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4MX8位 的DRAM 芯片组成该机所允许的最大主存空间，并选用存条结构形式，问； (1) 若每个存条为16MX64位，共需几个存条？ (2) 每个存条共有多少DRAM 芯片？(3) 主存共需多少DRAM 芯片？ CPU 如何选择各存条？ 解：226x64(1) 共需4条存条16M x64(2) 每个存条共有16；V/- 64 =32个芯片4Mx8⑶ 主存共需多少=128个RAM 芯片，共有4个存条，故CPU 4M x 8 4M x 8 选择存条用最高两位地址临和他5通过2： 4译码器实现；其余的24根地址线用 于存条部单元的选择。
3、用16KX8位的DRAM 芯片构成64KX32位存储器，要求： (1)画出该存储器的组成逻辑框图。
⑵ 设存储器读/写周期为0.5uS, CPL •在luS 至少要访问一次。
试问采用哪种 刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍 所需的实际刷新时间是多少？ 解：(1)用16KX8位的DRAM 芯片构成64KX32位存储器，需要用64/Cx32 = 4x4 = 16 16K x8 个芯片，其中每4片为一组构成16KX32位一一进行字长位数扩展(一组的4个芯片 只有数据信号线不互连——分别接D 。
〜DM 叭D®〜仏和加〜皿其余同名引脚220 x 32 需要冷22O X 322I9X 8=8片互连)，需要低14位地址(A°〜AQ 作为模块各个芯片的部单元地址一一分成行、列 地址两次由A 。