第四章 CMOS组合逻辑电路设计I

第四章CMOS组合逻辑电路设计I －静态CMOS逻辑门电路第一节互补CMOS逻辑门的结构及性能第二节互补CMOS逻辑门的设计第三节类NMOS电路（有比电路）第四节传输门逻辑电路第五节差分CMOS逻辑电路（有比电路）第一节静态互补CMOS逻辑电路的结构及性能一、静态CMOS逻辑电路的结构二、静态CMOS逻辑电路的性能A B CV DDYFFF=(BA C,,)P MOSNMOS一、静态CMOS逻辑电路的结构PUNPDNPUN：pull up net上拉网络PMOSPDN：pull down net下拉网络NMOSPUN、PDN为双重网络设计时需保证，无论什么输入，仅有一个网络在稳定状态下导通。

静态CMOS 逻辑门特点1）带“非”的逻辑功能input: x1,x2, (x)output: 2）逻辑函数F(x1,x2,……,xn)决定于管子的连接关系。

NMOS ：PMOS ：串与并或串或并与),2,1(Xn X X F Y ⋅⋅⋅=3）每个输入信号同时接一个NMOS 管和一个PMOS 管的栅极, n 输入逻辑门有2n 个管子。

4）静态CMOS 逻辑门保持了CMOS 反相器无比电路的优点。

高噪声容限，VOH 、VOL 分别为VDD 和GNDABA + BA BA • BNMOS串与并或F1F2F1F2F =F1F2+F =F1F2A BCF =A B CABCF =A B C++A B A • BA BA B F001011101110AB例：CMOS与非门A •B = A + B[!(A • B) = !A + !B or!(A & B) = !A | !B]A +B = A • B[!(A + B) = !A • !B or !(A | B) = !A & !B]例：CMOS 或非门A + BAB A B F 00101010011ABA BExample:Y=A(B+C)+DY=A(B+C)+DY=A(B+C)+DAAAB B BCCCDDDV DD二、静态CMOS 逻辑电路的性能高噪声容限：V OH 、V OL 分别为VDD 和GND ，输出电平与器件尺寸无关，无比电路 无静态功耗：VDD 和GND （VSS ）之间没有直流通路 在合适的设计时上升、下降时间几乎相同通常空穴迁移率<电子迁移率，需要根据μn/μp 将pMOS 的尺寸加宽 在复杂的组合逻辑门中，性能与输入信号的具体情况有关，即PUN 、PDN 中的电阻是输入信号的函数，分析难度加大，通常分析最坏情况，可以用等效反相器及开关模型去分析。

AR eqAR pAR n C LAC LB R nAR p BR pAR nC intBR pAR p AR n BR n C LC intNAND2INVNOR2开关模型例CMOS 与非门的分析ABY V DDA BYA B Y 000001111111=A .BM M M N1M N2P2P1直流电压传输特性使用等效反相器方法分析分两种情况：1. 两个输入信号同步2. 两个输入信号不同步注意：对不同输入状态，等效反相器参数不同。

C LB R n AR p BR pAR n C int1. 两个输入信号同步212121P P Peff N N N N NeffK K K K K K K K +=+∙=V DDV DDV V outV out K K K K K K PPPNNN eff eff =2=K K N inV inP P/ 2effT P DD eff T N V V V it V ββ+++=1)(()02/244ββ====NP N P Neff P eff K K K K K K eff 同步情况下逻辑阈值电平021)(2ββ+++=T P DD T N V V V it V2. 两个输入信号不同步B 固定在V DD ，Y 随A 的关系A 固定在V DD ，Y 随B 的关系等效反相器022ββ===N P NeffPeff eff K K K K 0021)(2ββ+++=T P DD T N V V V it V二输入与非门的直流电压传输特性A B A • BA B由于衬底偏置效应使M2的阈值大于M1的M2M1ABn 输入与非门2ββn NeffP eff K K eff ==n 个信号输入同步时n 个信号输入不完全同步时有（n －1）种情况peff p K nK =/Neff N K K n=n 输入与非门的直流电压传输特性DDn NHM DD NLM V v V V v V ⋅-=⋅=)1(100001)1(1)1(1βαβαβαβαn n n n n P N P N v v +-++-+==K 导电因子βo CMOS 比例因子12eff oxWK C Lμ=/K K β=归一电平TDDV V α=噪声容限小于V DD /2瞬态特性近似估算：t PHL t PLH()/LDDeff fall rise C mV βM 常数，一般为2－4()/eff fall rise βPUN 或PDN 的有效比例因子CL 门可见的负载电容：•门自加载的，由门中MOSFET 尺寸定•连接门的MOSFET 的尺寸和数量•门和它驱动的门之间的连线电容RC LRC电路的延迟若电路中只有R和C并在输入端加阶跃信号0.69RC•延迟和输入信号相关•Low －high 变化–两个输入同时变低•t pLH －0.69 R p /2 C L–只有一个输入变低•t pLH －0.69 R p C L•High －low 变化•两个输入同时变高•t pLH －0.69 2R n C LC LB R n AR p BR p AR n C intNAND 的延迟估计1t RCoutDD V V e -⎛⎫=- ⎪⎝⎭第二节互补CMOS逻辑门的设计一、电路和版图设计二、组合逻辑门的优化设计三、常见的组合逻辑电路一、电路和版图设计先设计PDN 串与并或利用子单元间的关系得到PUN 串或并与F＝A(B+C)+D+baoutba outVDDGND tub ties版图设计NAND的版图版图设计NOR的版图baouta boutVDDGNDtub ties组合逻辑门的版图设计方法：1、画图（n 图和p 图）－2、找欧拉通路－3、求有相同标记的p 和n 欧拉通路－4、若找不到满足3的通路，则用单独的欧拉通路以达到3的要求。

（标记每个点上栅信号标号的次序）目标：将门以最少的端点数目实现连接1、画图把CMOS 电路图变换成符号图每个点对应与一条源漏连线每个边对应与一MOSFET ，可以用对应的栅信号命名nMOS 和pMOS 分别对应两个图，n 图和p 图反映了MOSFET 的连接若两条边是相接的，则可共享一个源漏连线并可合并对接3、求有相同标记的p和n欧拉通路2、找欧拉通路若p图和n图中都存在着包含所有边的一个序列，则该序列称为欧拉（Euler）通路，并且该序列的标记相同，，则这个门可以设计成不间断的扩散行。

Euler path: a path through all nodes in the graph suchthat each edge is visited once and only once. 一笔画jV DDXX iGNDABCC ABX = !(C • (A + B))BACijA B C例PDNPUNC ABX = !(C • (A + B))BACijjV DDXX iGNDABCPUNPDNA B Cj V DDXXiGNDABCA B C相同标记的欧拉通路有些电路找不到相同标记的欧拉通路x = !(a + bc + de)A B CXVDD GNDSingle-Line-of-Diffusion LayoutCA BX = !(C • (A + B)) BACijStick DiagramsC •(A + B)XCABABCXV DDGNDV DDGND Single-Line-of-Diffusion LayoutDiffusionsV DDXXGNDABCPUNPDNDC ABX = !((A+B)•(C+D))BA DC D A B C DBA DVDDGND CXCA BX = !((A+B)•(C+D))BADCDABCDxabcd V DDxxabcdV DDx(a b c d }cd x V DDGNDb c d }bx = ab+cd二、组合逻辑门的优化设计1.减小面积优化设计2. 提高噪声容限3. 提高速度CMOS与非门、或非门设计可能的设计方法1.减小面积所有管子取相同尺寸－没有考虑μp< μn，Rp＝2Rn＝2R，N输入NAND和N输入NOR的总面积在2nWL的量级，N输入NAND N输入NORtPLH＝0.69RpCL=2x0.69RCL tPLH=0.69NRpCL=2x0.69NRpCL tPHL＝0.69NRnCL=Nx0.69RCL tPLH＝0.69RnCL=0.69RCL NAND的速度更快一些!2. 使NMOS管和PMOS管有相同的导电因子K N=K P, W P=2W N 考虑了μp< μn，W P=2W N，Rp＝Rn＝R，N输入NAND和N输入NOR的总面积在3NWL的量级，N输入NAND N输入NORtPLH＝0.69RpCL=0.69RCL tPLH=0.69nRpCL=Nx0.69RCL tPHL＝0.69NRnCL=Nx0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间不对称CMOS与非门、或非门设计可能的设计方法3. 取串联管子增大n倍的设计n输入NAND ，NMOS串联n输入NOR PMOS串联WN＝nW，WP＝W WP＝nW，WN＝WA＝（n2＋n）WL A＝（n2＋n）WLtPLH＝0.69RpCL=2x0.69RCL tPLH=0.69nRpCL=2x0.69RCL tPHL＝0.69nRnCL=0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间不对称，但速度改善了4. 全对称设计KNeff =KPeffn输入NAND ，NMOS串联n输入NOR PMOS串联WN＝nW，WP＝2W WP＝n2W，WN＝WA＝（n2＋2n）WL A＝（2n2＋n）WLtPLH＝0.69RpCL=0.69RCL tPLH=0.69nRpCL=0.69RCL tPHL＝0.69nRnCL=0.69RCL tPLH＝0.69RnCL=0.69RCL 高、低电平传输延迟时间对称，速度改善，但与非门较或非门省面积尽可能使用与非门！！！DABCDABC 12224488OUT = D + A • (B + C)逻辑门的扇入和扇出扇入fan in－门的输入路径的数目扇出fan out－被该逻辑门的输出驱动的输入门的数目逻辑门的延迟时扇入和扇出的函数DC B A DC B A C LC 3C 2C 1可以近似采用分布电容模型t pHL = 0.69 R eqn (C 1+2C 2+3C 3+4C L )最坏情况下，延迟随扇入的增加，呈平方律地增加扇入的考虑fan in通常应该避免扇入大于4的逻辑门MOSFET 尺寸的影响DABCDABC 12224488OUT = D + A • (B + C)增大MOSFET 的W/L 增大充放电电流加大寄生电容提高速度的方法IIn NC LC 3C 2C 1In 1In 2In 3M1M2M3MNM1 > M2 > M3 > … > MN 离输出越近的MOSFET 尺寸越小！大扇入时，M1必须传送总电容（C1＋C2＋…＋CL ）放电电流，因此顺序安排M1－MN 的尺寸使之递减，有助于提高速度按大小排列晶体管以优化延迟DC B AC 3C 2C 144444567提高速度的方法II•合理安排输入信号的顺序–当所有的输入信号不是同时到达时关键信号－所有输入信号中最后稳定的信号关键路径－决定逻辑电路速度的路径，一般是关键信号所控制的路径使关键路径的晶体管靠近逻辑门的输出可以加快速度C 2C 1In 1In 2In 3M1M2M3CLC 2C 1In 3In 2In 1M1M2M3CLcritical pathcritical path 10→11110→1charged charged 提高速度的方法II使关键路径的晶体管靠近逻辑门的输出可以加快速度延迟取决于CL ＋C1＋C2的放电延迟取决于CL 的放电提高速度的方法III •改变门的逻辑设计F = ABCDEFGH✓尽可能使用与非门，特别是在高速电路中✓通常应该避免扇入大于4的逻辑门✓合理安排尺寸，离输出越近的MOSFET尺寸越小✓合理安排顺序，使关键路径的晶体管靠近逻辑门的输出✓在高扇入和大输出间，增加逻辑级数或缓冲，使各级的effort （h）大致相同V DDAA C C BBDDYY=AB+CD三、常见的组合逻辑电路与－或－非门AOI。