相联存储器的设计与实现.
2021年桂林理工大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷A(有答案)
2021年桂林理工大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、采用八体并行低位交叉存储器，设每个体的存储容量为32K×16位，存储周期为400ns，下述说法中正确的是（）。
A.在400ns内，存储器可向CPU提供2位二进制信息B.在l00ns内，每个体可向CPU提供27位二进制信息C.在400ns内，存储器可向CPU提供2位二进制信息D.在100ns内，每个体可向CPU提供2位二进制信息2、某机器的主存储器共32KB，由16片16K×l位（内部采用128×128存储阵列）的DRAM芯片字和位同时扩展构成。
若采用集中式刷新方式，且刷新周期为2ms，那么所有存储单元刷新一遍需要（）个存储周期。
A.128B.256C.1024D.163843、假设寄存器的内容为00000000，若它等于-128，则该机器采用了（）。
A.原码B.补码C.反码D.移码4、下列关于定点数原码一位乘算法的描述正确的是（）。
I.符号位不参加运算，根据数值位的乘法运算结果确定结果的符号位II.在原码一位乘算法过程中，所有移位均是算术移位操作Ⅲ.假设两个n位数进行原码一位乘，部分积至少需要使用n位奇存器A.II，III C.只有IIIB.只有Ⅲ D.全错5、信息序列16位，若想构成能纠正一位错、发现两位错的海明码，至少需要加（）位校验位。
A.4B.5C.6D.76、关于同步控制说法正确的是（）。
A.采用握手信号B.由统一时序电路控制的方式C.允许速度差别较大的设备一起接入工作D.B和C7、总线按连接部件不同可分为（）。
A.片内总线、系统总线、通信总线B.数据总线、地址总线、控制总线C.主存总线I/O总线、DMA总线D.ISA总线、VESA总线、PCI总线8、只有当程序要执行时，它才会去将源程序翻译成机器语言，而且一次只能读取、翻译并执行源程序中的一行语句，此程序称为（）。
相联存储器的设计与实现
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：相联存储器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (2)1.1设计原理 (2)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1总体方案的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1 输入寄存器的设计与实现 (7)2.2.2 存储体的设计与实现 (8)2.2.3检索寄存器的设计与实现 (9)2.3仿真调试 (11)2.3.1建立仿真波形文件及仿真信号选择 (12)2.3.2功能仿真结果与分析 (12)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (16)附录 (17)第1章总体设计方案1.1 设计原理相联存储器(C ontent Addressed Memory)即可按地址寻址，又可按内容（通常是某些字段）寻址，为与传统存储器区别，又称为按内容寻址的的存储器。
相联存储器的每个字由若干字段组成，每个字段描述了一个对象的属性，也称为一个内容。
相联存储器的结构框图如图1.1所示。
它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”，并输出结果。
图1.1 相联存储器原理框图1.2 设计思路根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，检索寄存器。
输入寄存器：用来存放检索字，其位数与相联存储器的字长相等。
译码选择电路：用3－8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入八位二进制的字信息；同时其他的存储单元的信息被屏蔽掉。
2022年昆明理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)
2022年昆明理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x 对应的存储单元地址。
若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次数至少是（）。
A.0B.1C.2D.342、有效容量为128KB的Cache，每块16B，8路组相联。
字节地址为1234567H的单元调入该Cache，其tag应为（）。
A.1234HB.2468HC.048DHD.12345H3、下列编码中，能检测出所有长度小于或等于校验位（检测位）长度的突发错的校验码是（）。
A.循环冗余校验码B.海明码C.奇校验码D.偶校验码4、在浮点机中，判断原码规格化的形式的原则是（）。
A.尾数的符号位与第一数位不同B.尾数的第一数位为1，数符任意C.尾数的符号位与第一位相同D.阶符与数符不同5、下列为8位移码机器数[x]移，当求[-x]移时，（）将会发生溢出。
A.11111111B.00000000C.10000000D.011l1l116、下列关于同步总线的说法中，正确的有（）。
I.同步总线一般按最慢的部件来设置公共时钟II.同步总线一般不能很长III.同步总线一般采用应答方式进行通信IV.通常，CPU内部总线、处理器总线等采用同步总线A. I，IIB. I，II，IVC.III，IVD.II，III，IV7、在链式查询方式下，若有N个设备，则（）。
A.只需一条总线请求线B.需要N条总线请求线C.视情况而定，可能一条，也可能N条D.以上说法都不对8、假定机器M的时钟频率为200MHz，程序P在机器M上的执行时间为12s。
对P优化时，将其所有乘4指令都换成了一条左移两位的指令，得到优化后的程序P。
若在M上乘法指令的CPl为102，左移指令的CPl为z，P的执行时间是P”执行时间的1.2倍，则P中的乘法指令条数为（）。
福师《计算机组成原理》在线作业一
一、单选题（共 20 道试题，共 40 分。
）V1. 总线中地址线的作用是___C___。
A. 只用于选择存储器单元；B. 由设备向主机提供地址；C. 用于选择指定存储器单元和I/O设备接口电路的地址；D. 即传送地址又传送数据。
满分：2 分2. 某机字长32位，其中1位符号位，31位表示尾数。
若用定点小数表示，则最大正小数为___B___。
A. +（1 – 2-32）B. +（1 – 2-31）C. 2-32D. 2-31满分：2 分3. 设X= —0.1011，则[X]补为___C___。
A. 1.1011B. 1.0100C. 1.0101D. 1.1001满分：2 分4. 所谓三总线结构的计算机是指____B__。
A. 地址线、数据线和控制线三组传输线。
B. I/O总线、主存总统和DMA总线三组传输线；C. I/O总线、主存总线和系统总线三组传输线；D. 以上都不对。
满分：2 分5. 总线的异步通信方式____A__。
A. 不采用时钟信号，只采用握手信号；B. 既采用时钟信号，又采用握手信号；C. 既不采用时钟信号，又不采用握手信号；D. 既采用时钟信号，又采用握手信号。
满分：2 分6. 计算机的外围设备是指____D__。
A. 输入/输出设备B. 外存储器C. 远程通信设备D. 除了CPU 和内存以外的其它设备满分：2 分7. 当采用_____A_______对设备进行编址情况下，不需要专门的I/O指令组。
A. 统一编址法B. 单独编址法C. 两者都是D. 两者都不是满分：2 分8. 设X=－0.1011，则〔Ｘ〕补为_C_____。
A. 1.1011B. 1.0100C. 1.0101D. 1.1001满分：2 分9. CPU响应中断的时间是___C___。
A. 中断源提出请求；B. 取指周期结束；C. 执行周期结束；D. 间址周期结束。
满分：2 分10. 带有处理器的设备一般称为___A___设备。
2022年浙江农林大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(有答案)
2022年浙江农林大学计算机科学与技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、某计算机主存按字节编址，由4个64M×8位的DRAM芯片采用交叉编址方式构成，并与宽度为32位的存储器总线相连，主存每次最多读写32位数据。
若double型变量x 的主存地址为80400lAH，则读取x需要的存储周期数是（）。
A.1B.2C.3D.42、采用指令Cache与数据Cache分离的主要目的是（）。
A.降低Cache的缺失损失B.提高Cache的命中率C.降低CPU平均访存时间D.减少指令流水线资源冲突3、关于浮点数在IEEE754标准中的规定，下列说法中错误的是（）。
I.浮点数可以表示正无穷大和负无穷大两个值Ⅱ.如果需要，也允许使用非格式化的浮点数Ⅲ.对任何形式的浮点数都要求使用隐藏位技术IⅣ.对32位浮点数的阶码采用了偏移值为l27的移码表示，尾数用原码表示4、某机字长8位，含一位数符，采用原码表示，则定点小数所能表示的非零最小正数为（）A.2-9B.2-8C.2-7D.2-65、在C语言程序中，以下程序段最终的f值为（）。
Float f=2.5+1e10；f=f-1e10；A.2.5B.250C.0D.3.56、内部总线（又称片内总线）是指（）。
A.CPU内部连接各寄存器及运算部件之间的总线B.CPU和计算机系统的其他高速功能部件之间互相连接的总线C.多个计算机系统之间互相连接的总线D.计算机系统和其他系统之间互相连接的总线7、总线的通信控制主要解决（）问题。
A.由哪个主设备占用总线B.通信双方如何获知传输开始和结束C.通信过程中双方如何协调配合D.B和C8、在计算机系统中，表明系统运行状态的部件是（）。
A.程序计数器B.指令寄存器C.程序状态字D.累加寄存器9、在计算机系统中，作为硬件与应用软件之间的界面是（）。
A.操作系统B.编译程序C.指令系统D.以上都不是10、CPU在中断周期中（）A.执行中断服务程序B.执行中断隐指令C.与I/O设备传送数据D.处理异常情况11、为提高存储器的存取效率，在安排磁盘上信息分布时，通常是（）.A.存满一面，再存另一面B.尽量将同一文件存放在一个扇区或相邻崩区的各磁道上C.尽量将同一文件存放在不同面的同一磁道上D.上述方法均有效12、采用同步控制的目的是（）。
第四章CPU与存储器相联
1.求:下列2进制数的汉明码: 1011,0101,1001,1110,1111 2.验证下面汉明码是否出错,哪位错: 1100100,1100111,1100000,1100001 3.设生成多项式是:G(X)=X3+X+1 求有效信息1010,1101,0111,1011的CRC校验码,并求 循环余数,说明校验原理 4.G(X)同上,若接收到的CRC码为:1101010,试验证其 是否出错,若有错,加以校正
设CPU共有16根地址线，8根数据线，并用MREQ 作访存控制信号（低电平有效），用WR作读写控 制信号（高电平为读，低电平为写），现有下列存 储芯片：1K×4位RAM，4K×8位RAM，2K×8位 ROM，以及74138译码器和各种门电路，画出CPU 与存储器连接图，要求： 主存地址空间分配:8000H~87FFH为系统程序 区,8800H~8BFFH为用户程序区 合理选用上述存储芯片,说明各选几片 详细画出存储芯片的片选逻辑
0000h3fffh为系统程序区4000h4fffh为系统程序工作区6000h9fffh为用户程序区请从上述芯片中选择适合芯片设计该计算机主存储器相联的设计图设cpu共有16根地址线8根数据线并用mreq作访存控制信号低电平有效用wr作读写控制信号高电平为读低电平为写现有下列存储芯片
设CPU共有16根地址线，8根数据线，并用MREQ作 访存控制信号（低电平有效），用WR作读写控制信 号（高电平为读，低电平为写），现有下列存储芯片： 1K×4位RAM，4K×8位RAM，2K×8位ROM，以及 74138译码器和各种门电路，画出CPU与存储器连接 图，要求： 主存地址空间分配：最小2K地址空间为系统程序区； 相邻2K地址空间为用户程序区。 合理选用上述存储芯片，说明各选几片？ 详细画出存储芯片的片选逻辑。
Cache的原理
Cache的原理、设计及实现前言虽然CPU主频的提升会带动系统性能的改善，但系统性能的提高不仅仅取决于CPU，还与系统架构、指令结构、信息在各个部件之间的传送速度及存储部件的存取速度等因素有关，特别是与CPU/内存之间的存取速度有关。
若CPU工作速度较高，但内存存取速度相对较低，则造成CPU等待，降低处理速度，浪费CPU的能力。
如500MHz的PⅢ，一次指令执行时间为2ns,与其相配的内存（SDRAM）存取时间为10ns，比前者慢5倍，CPU和PC的性能怎么发挥出来？如何减少CPU与内存之间的速度差异？有4种办法：一种是在基本总线周期中插入等待，但这样会浪费CPU的能力。
另一种方法是采用存取时间较快的SRAM作存储器，这样虽然解决了CPU与存储器间速度不匹配的问题，但却大幅提升了系统成本。
第3种方法是在慢速的DRAM和快速CPU之间插入一速度较快、容量较小的SRAM，起到缓冲作用；使CPU既可以以较快速度存取SRAM中的数据，又不使系统成本上升过高，这就是Cache法。
还有一种方法，采用新型存储器。
目前，一般采用第3种方法。
它是PC系统在不大增加成本的前提下，使性能提升的一个非常有效的技术。
本文简介了Cache的概念、原理、结构设计以及在PC及CPU中的实现。
Cache的工作原理Cache的工作原理是基于程序访问的局部性。
对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。
指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。
因此，对这些地址的访问就自然地具有时间上集中分布的倾向。
数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。
这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。
根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。
计算机系统结构 相联存储器名词解释
一、相联存储器概述相联存储器（Associative Memory）是计算机系统中重要的一部分，它是一种用于实现快速查找操作的存储器结构。
相联存储器通常用于高速缓存存储器（Cache Memory）中，其目的是加快数据的检索速度，提高计算机系统的整体性能。
二、相联存储器原理相联存储器采用了一种不同于常规的存储方式，其核心原理是基于内容寻址存储（Content Addressable Memory）的。
在相联存储器中，存储的数据不是按照位置区域进行访问的，而是根据数据本身的内容来进行检索和访问。
这意味着，当需要查找某一数据时，系统会同时比较所有存储单元中的数据内容，而不是根据位置区域逐个寻找。
三、相联存储器实现相联存储器通常由一组比特串构成，每个比特串称为标记（Tag）。
在相联存储器中，每个存储单元都有一个对应的标记，用于存储该存储单元所存储数据的内容。
当进行数据查找时，系统首先将要查找的数据内容转换成对应的标记，然后与相联存储器中的标记进行比较。
如果找到了匹配的标记，则系统会返回该存储单元中存储的数据内容，否则表示未找到。
四、相联存储器优势相联存储器与常规的存储器相比，具有以下几个显著的优势：1. 高速查找：相联存储器采用内容寻址的方式，使得查找数据的速度远远快于常规存储器，尤其适用于实时性要求较高的应用场景。
2. 并行比较：相联存储器能够同时比较所有存储单元中的数据内容，因此能够实现并行化的比较操作，大大加快了数据的检索速度。
3. 适用于大规模数据：相联存储器能够处理大规模的数据检索，不受数据规模的限制，因此在处理大规模数据时依然能够保持较高的检索速度。
五、相联存储器应用相联存储器主要应用于计算机系统中的高速缓存存储器中，以提高系统的数据访问速度。
在一些实时系统、人工智能系统等对数据访问速度要求较高的场景中，也会采用相联存储器来提高系统的响应速度。
六、相联存储器的发展趋势随着计算机系统对数据访问速度要求的不断提高，相联存储器作为一种高效的数据检索方式，其应用范围将会更加广泛。
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沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：相联存储器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (2)1.1设计原理 (2)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1总体方案的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1 输入寄存器的设计与实现 (7)2.2.2 存储体的设计与实现 (8)2.2.3检索寄存器的设计与实现 (9)2.3仿真调试 (11)2.3.1建立仿真波形文件及仿真信号选择 (12)2.3.2功能仿真结果与分析 (12)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (16)附录 (17)第1章总体设计方案1.1 设计原理相联存储器(C ontent Addressed Memory)即可按地址寻址，又可按内容（通常是某些字段）寻址，为与传统存储器区别，又称为按内容寻址的的存储器。
相联存储器的每个字由若干字段组成，每个字段描述了一个对象的属性，也称为一个内容。
相联存储器的结构框图如图1.1所示。
它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”，并输出结果。
图1.1 相联存储器原理框图1.2 设计思路根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，检索寄存器。
输入寄存器：用来存放检索字，其位数与相联存储器的字长相等。
译码选择电路：用3－8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入八位二进制的字信息；同时其他的存储单元的信息被屏蔽掉。
存储体（AMU）：用于存放待检索的数据，由高速半导体存储器构成，以求快速存取。
检索寄存器（CR）：把检索项和所有存储单元相应位进行比较，如果比较结果相等，输出高电平1，否则输出低电平0。
设存储体由8个字构成，字长为8位的二进制数。
CR为检索寄存器，字长也为8位，存放要比较的数。
首先向输入总线输入一个八位二进制的字，然后通过三八译码器选择电路依次将八个八位二进制数输入到存储体中。
将输入到输入寄存器的字通过检索寄存器分别与存储体里的八个字检索比较，若匹配，则输出信号置1，否则置0，，我们就能找到匹配的那个字。
若存储体八个单元存储的数据分别为00010001、10001001、00010000、10011001、10010010、00010011、00010001， 00011000，输入寄存器中的存储数据是10010010，通过检索寄存器器CR进行比较之后，可以知道发现检索数据与存储体中的第五个单元的内容一致，所以结果输出为：00001000。
1.3设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。
EDA环境：Xilinx foundation f3.1设计软件、COP2000仿真软件图1.2Xilinx foundation f3.1设计平台图 1.3 COP2000计算机组成原理集成调试软件第2章详细设计方案2.1 总体方案的设计与实现本设计方案以原理图输入方式设计出顶层方案图，以此实现相联存储器相关的逻辑功能，在XCV200可编程逻辑芯片上实现电路。
在Xilinx foundation f3.1开发环境上设计好电路图，把输入/输出信号分别定位到XCV200芯片指定的引脚上，完成芯片的引脚的锁定。
2.1.1创建顶层图形设计文件根据相联存储器的相关功能，顶层图形文件由以下器件组成：九个寄存器（FD8CE），一个3：8译码器（D3-8E）、八个CR比较器（COMP8）、二十个输入端口和八个输出端口封装而成的一个完整的设计实体。
该方案在Xilinx foundation f3.1软件环境下进行软件的设计，实现顶层图形文件。
2.1.2器件的选择与引脚锁定（1）器件的选择由于所提供的硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，因此采用的目标芯片为Xlinx XCV200可编程逻辑芯片。
（2）引脚锁定根据引脚分配表，把顶层图形文件中的输入/输出信号依次安排到Xlinx XCV200芯片指定的引脚上，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系2.1.3编译、综合、适配利用Xilinx foundation f3.1设计软件对顶层图形文件进行编译，并尽量调整各器件和线的位置使其合理美观，连接完毕后进行仿真，待仿真成功后编译文件，编译成功后即可将文件下载到芯片中。
2.2 功能模块的设计与实现本相联存储器是由输入寄存器，选择比较电路，检索寄存器，存储体组成的，设有20个输入端口和8个输出端口实现其输入和输出。
各部分元件均分别单独实现功能并仿真成功之后，再将各部分模块进行连接，经整体整合仿真成功后，完成了所需电路实体。
2.2.1 输入寄存器的设计与实现2.2.1.1功能描述输入寄存器字长为八位，用于存放检索数据，本方案用一个8位的D触发器来实现。
2.2.1.2电路图图2.1 输入模块电路图2.2.1.3功能仿真在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.2所示。
表2.2仿真信号选择和参数设置输入信号输出信号CBUS(16进制) CLK QBUS(16进制) 0F 1 0F3F 1 3F图2.2 输入模块仿真图由图2.2的仿真的结果与表2.2的参数设计进行比较可知，仿真结果正确。
2.2.2 存储体的设计与实现2.2.2.1功能描述该存储体一共有8个寄存器组成，每个寄存器的字长为8位。
利用3：8译码器的输出端分别控制8个寄存器的CE端，使之可以分别对每一个存储器进行写入操作。
例如：译码器输入端A0,A1,A2为010时，其输出端D2输出为“1”，使得与D2端相连的寄存器的使能端为“1”，并且CLK信号为高电位时，即可将数据总线INBUS7~INBUS0的数据输入到此寄存器中。
如此可以最终实现对8个寄存器的分别写入操作。
2.2.2.2电路图图2.3 存储体模块电路图2.2.2.3功能仿真在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.3所示。
其中，129到136是分别是8个存储体的输出。
表2.3仿真信号选择和参数设置输入信号输出信号INBUS(16进制) A2 A1 A0 CLK QBUS FF 0 0 0 1 129 FF0F 0 0 1 1 130 0F00 0 1 0 1 132 00F8 0 1 1 1 132 F81C 1 0 0 1 133 1C2F 1 01 1 1 134 2FF0 1 1 0 1 135 F06F 1 1 1 1 136 6F图2.4 存储体模块仿真图由图2.4的仿真的结果与表2.3的参数设计进行比较可知，仿真结果正确。
2.2.3检索寄存器的设计与实现2.2.3.1功能描述当检索内容与待检测内容分别写入到输入寄存器与存储体以后，需要通过检索寄存器把检索数据与存储体中每一个存储单元中的数据进行匹配，如果发现其某个存储单元中的数据和检索数据完全一致，就把符合寄存器的相应位置“1”，表示其该数据即为想要检索的数据，否则置“0”，表示存储体中没有符合匹配要求的数据。
2.2.3.2电路图图2.5 存储体模块电路图2.2.3.3功能仿真在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.4所示。
其中，QBUS为检索数据，Q0到Q7为存储体中的数据。
表2.4仿真信号选择和参数设置输入数据输出数据QBUS(16进制) Q0---Q7(16进制) 0---7（2进制）3CQ0 7F 0 0Q1 F8 1 0Q2 E0 2 0Q3 01 3 0Q4 01 4 0Q5 0F 5 0Q6 3C 6 1Q7 FF 7 0 图2.6存储体模块仿真图由图2.6的仿真的结果与表2.4的参数设计进行比较可知，仿真结果正确。
2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
2.3.1建立仿真波形文件及仿真信号选择在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.5所示。
表2.5仿真信号选择和参数设置输入信号输出信号CBUS（16进制）INBUS（16进制）A2 A1 A0 CLK OUT0--7 F7 FF 0 0 0 1 0F7 BF 0 0 1 1 0F7 EF 0 1 0 1 0F7 F7 0 1 1 1 1F7 FB 1 0 0 1 0F7 FD 1 0 1 1 0F7 83 1 1 0 1 0F7 C7 1 1 1 1 02.3.2功能仿真结果与分析图2.7 功能仿真波形结果由图2.7的功能仿真的结果与表2.5的参数设计进行比较可知，仿真结果正确。
第3章编程下载与硬件测试3.1 编程下载利用COP2000仿真软件的编程下载功能，将得到hh.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。
3.2 硬件测试及结果分析利用XCV200实验板进行硬件功能测试。
相联存储器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。
表3.1 XCV200实验板信号对应关系利用表3.2中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K20、K21、K22控制输入数据，开关K00~K07控制输入寄存器的内容输入，开关K10~K17控制存储体中内容的输入。
同时观察A0~A7的输出，得到如表3.2所示的硬件测试结果。
表3.2 硬件测试结果输入寄存器存的数是对应的十六进制数0F，存储体中存的数分别对应的是08，09，10，11，0F，13，10，11。
对表3.2与图3.1的内容进行对比，可以看出硬件测试结果为00010000，对应十六进制的数10，由此可以看出测试的结果是正确的，说明电路设计正确合理。