相联存储器的设计与实现
《计算机组成原理》名词解释
摩尔定律：对集成电路上可容纳的晶体管数目、性能和价格等发展趋势的预测，其主要内容是：成集电路上可容纳的晶体管数量每18个月翻一番，性能将提高一倍，而其价格将降低一半。
主存: 计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取。
控制器：计算机的指挥中心，它使计算机各部件自动协调地工作。
时钟周期：时钟周期是时钟频率的倒数，也称为节拍周期或T周期，是处理操作最基本的时间单位。
多核处理器：多核处理器是指在一枚处理器中集成两个或多个完整的计算引擎(内核)。
字长：运算器一次运算处理的二进制位数。
存储容量: 存储器中可存二进制信息的总量。
CPI：指执行每条指令所需要的平均时钟周期数。
MIPS：用每秒钟执行完成的指令数量作为衡量计算机性能的一个指标，该指标以每秒钟完成的百万指令数作为单位。
CPU时间：计算某个任务时CPU实际消耗的时间，也即CPU真正花费在某程序上的时间。
计算机系统的层次结构：计算机系统的层次结构由多级构成，一般分成5级，由低到高分别是：微程序设计级，机器语言级，操作系统级，汇编语言级，高级语言级。
基准测试程序：把应用程序中使用频度最高的那那些核心程序作为评价计算机性能的标准程序。
软/硬件功能的等价性：从逻辑功能的角度来看，硬件和软件在完成某项功能上是相同的，称为软/硬件功能是等价的，如浮点运算既可以由软件实现，也可以由专门的硬件实现。
固件：是一种软件的固化，其目的是为了加快软件的执行速度。
可靠性：可靠性是指系统或产品在规定的条件和规定的时间内，完成规定功能的能力。
产品可靠性定义的要素是三个“规定”：“规定条件”、“规定时间”和“规定功能”。
MTTF：平均无故障时间，指系统自使用以来到第一次出故障的时间间隔的期望值。
MTTR：系统的平均修复时间。
MTBF：平均故障间隔时间，指相邻两次故障之间的平均工作时间。
可用性：指系统在任意时刻可使用的概率，可根据MTTF、MTTR和MTBF等指标计算处系统的可用性。
第4章习题答案
（2）SRAM 芯片和 DRAM 芯片各有哪些特点？各自用在哪些场合？
（3）CPU 和主存之间有哪两种通信方式？SDRAM 芯片采用什么方式和 CPU 交换信息？
（4）为什么在 CPU 和主存之间引入 Cache 能提高 CPU 访存效率？
（5）为什么说 Cache 对程序员来说是透明的？
（6）什么是 Cache 映射的关联度？关联度与命中率、命中时间的关系各是什么？
EEPROM (Electrically EPROM) 多模块存储器（Multi-Module Memory） 双口 RAM (Dual Port RAM) 程序访问的局部化
空间局部性(Spatial Locality) 命中时间(Hit Time) 失靶损失(Miss Penalty) Cache 槽或 Cache 行 (Slot / Line) 全相联 Cache(Fully Associative Cache) 多级 Cache(Multilevel Cache) 代码 Cache（指令 Cache） 先进先出 (First-In-First-Out，FIFO) Write Through（写直达、通过式写、直写） Write Back (写回、回写) 物理存储器(Physical Memory) 虚页号(Virtual Page number ) 物理地址(Physical address) 物理页号(Page frame) 重定位(Relocation) 页表基址寄存器(Page table base register) 修改位(Modify bit / Dirty bit) 访问方式位(Access bit) 交换(swapping) / 页面调度(paging) LRU 页(Least Recently Used Page) 分页式虚拟存储器(Paging VM) 段页式虚拟存储器(Paged Segmentation VM)
chn2页式存储管理
4.3.5（3）多级页表地址转换过程
目录dir位移 页表页位移page 页内位移offset
逻辑地址
1
页目录表 控制寄存器
4 6 3
页表 地址 页框 地址
2
5
页框号
offset
物理地址
进程一级页表 进程二级页表
逻辑地址结构有三部分组成：页目录位移、页 表页位移和页内位移。
4.3.6反置页表Inverted Page Table（IPT）(1)
例题：逻辑地址是5499，页框大小是1024问题该地址在 第几页，偏移量是多少？页号=5499/1024=5,偏移
=5499%1024=379
4.3.1 分页式存储管理基本原理
三、（2）地址转换算法
第一：运行时CPU读逻辑地址； 第二：在页表寄存器内读取页表首地址； 第三：计算确定页号；
第四：找对应的页框号；
练习：一个进程，逻辑空间为3 页长，每个页面长度为1k（1024 字节），页表如右图所示。进程 中指令 Load 1，2500（从有效
页表 页号 块号 0 1 2 2 3 8
地址2500取数据放入1号寄存器
中）的逻辑地址为100，如何找
到该指令的内存物理地址及数据
存放地址？
解：1、由虚地址为100可知，指令 Load 1，
练习：
页号与页框对应模式
4 5 6
4.3.4分页存储空间的页面共享和保护
分页代码共享概念
4.3.4分页存储空间的页面共享和保护
共享本质：被共享的部分在内存只有一个副本，即共享代码
或数据指向内存同一物理地址段。 分页技术的数据共享（用于通信）：页号指向各自页框。 分页技术的代码共享（节省内存）：因为程序运行必须链接 好，链接后代码页号必须固定所以共享页号逻辑号必须联系 且须编号相同，才能保障代码完整执行。 共享保护技术：页表中增加权标识位。
计算机硬件技术基础(第2版) 习题答案 耿增民 孙思云 第3章 习题答案
第三章习题答案1．名词解释随机存储器：随机存取存储器简称RAM，也叫做读/写存储器，它能够通过指令随机地、个别地对其中各个单元进行读/写操作。
随机存储器中任何一个存储单元都能由CPU或Ｉ/O设备随机存取，且存取时间与存取单元的物理位置无关。
按照存放信息原理的不同，随机存储器又可分为静态和动态两种。
只读存储器：只读存储器是只能随机读出已经存储的信息，但不能写入新的信息的存储器。
位扩展：位扩展是指用多个存储器器件对字长进行扩充。
位数的扩展是利用芯片的并联方式来实现的，各存储芯片地址线、片选端和读写控制线并联，数据端单独引出。
全译码法：除了将低位地址总线直接连至各芯片的地址线外，余下的高位地址总线全部参加译码，译码输出作为各芯片的片选信号。
相联存储器地址映象：地址映像的功能是应用某种函数把CPU发送来的主存地址转换成Cache的地址。
地址映象方式通常采用直接映象、全相联映象、组相联映象三种方式。
Cache：高速缓冲存储器。
虚拟存储器：虚拟存储器（VirtualMemory）又称为虚拟存储系统，是以存储器访问的局部性为基础，建立在主存一辅存物理体系结构上的存储管理技术。
它是为了扩大存储容量，把辅存当作主存使用，在辅助软、硬件的控制下，将主存和辅存的地址空间统一编址，形成个庞大的存储空间。
程序运行时，用户可以访问辅存中的信息，可以使用与访问主存同样的寻址方式，所需要的程序和数据由辅助软件和硬件自动调入主存，这个扩大了的存储空间，就称为虚拟存储器。
存储器带宽：内存储器每秒钟访问二进制位的数目称为存储器带宽，用Bm表示。
它标明了一个存储器在单位时间内处理信息的能力。
存取时间存取时间又称存储器访问时间，是指启动一次存储器操作到完成该操作所需的时间。
逻辑地址：用户可以像使用内存一样利用虚拟存储器的辅存部分。
编程时，涉及辅存大小的空间范围的指令地址称为“虚地址（Virtual Address）”或“逻辑地址”。
物理地址：实际的主存储器单元地址则称为“实地址”或“物理地址（Physical Address）。
主存储器与存储系统
主存储器与存储系统1、存储系统的组成1.1、存储器的分类按存储器在计算机系统中的作用分类：高速缓冲存储器：高速缓冲存储器(Cache)位于主存和CPU之间，用于存放正在执行的程序段和数据，以便CPU能高速地使用它们。
Cache的存储速度与CPU的速度相匹配，但存储量较小，价格较高，一般制作在CPU芯片中主存储器：主存用来存放计算机运行期间所需要的程序和数据，CPU可直接随机地进行读写访问。
主存有一定容量，存储速度较高。
由于CPU要频繁地访问主存，所以主存的性能在很大程度上影响了整个计算机系统的性能辅助存储器：辅助存储器又称为外部存储器或后援存储器，用于存放当前暂不参与运行的程序和数据以及一些需要永久性保存的信息。
辅存设在主机外部，容量极大且成本很低，但存储速度较低，而且CPU不能直接访问它。
辅存中的信息必须通过专门的程序调入主存后，CPU才能使用1.2、存储系统的层次结构为了解决容量、存储速度和价格之间的矛盾，通常把各种不同的存储容量、不同存储速度的存储器，按一定的体系结构组织起来，形成一个统一整体的存储系统由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存之间称为Cache-主存存储层次(cache存储系统)，主存-辅助存储层次(虚拟存储系统)Cache存储系统是为解决主存速度不足而提出来的。
在Cache和主存之间，增加辅助硬件，让它构成一个整体。
从CPU看，速度接近Cache的速度，容量是主存的容量。
Cache存储系统全部用硬件来调度，对应用程序员和系统程序员都是透明的虚拟存储系统是为解决主存容量不足而提出来的。
在主存和辅存之间，增加辅助的软硬件，让它们构成一个整体。
从CPU看，速度接近主存的速度，容量是虚拟的地址空间。
虚拟存储系统需要通过操作系统来调度，对系统程序员是不透明的，但对应用程序员是透明的2、主存储器的组织2.1、主存储器的基本结构主存通常由存储体、地址译码驱动电路、I/O和读写电路组成存储体是主存储器的核心，程序和数据都存放在存储体中地址译码驱动电路实际上包含译码器和驱动器两部分。
2022年浙江农林大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(有答案)
2022年浙江农林大学计算机科学与技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、某计算机主存按字节编址，由4个64M×8位的DRAM芯片采用交叉编址方式构成，并与宽度为32位的存储器总线相连，主存每次最多读写32位数据。
若double型变量x 的主存地址为80400lAH，则读取x需要的存储周期数是（）。
A.1B.2C.3D.42、采用指令Cache与数据Cache分离的主要目的是（）。
A.降低Cache的缺失损失B.提高Cache的命中率C.降低CPU平均访存时间D.减少指令流水线资源冲突3、关于浮点数在IEEE754标准中的规定，下列说法中错误的是（）。
I.浮点数可以表示正无穷大和负无穷大两个值Ⅱ.如果需要，也允许使用非格式化的浮点数Ⅲ.对任何形式的浮点数都要求使用隐藏位技术IⅣ.对32位浮点数的阶码采用了偏移值为l27的移码表示，尾数用原码表示4、某机字长8位，含一位数符，采用原码表示，则定点小数所能表示的非零最小正数为（）A.2-9B.2-8C.2-7D.2-65、在C语言程序中，以下程序段最终的f值为（）。
Float f=2.5+1e10；f=f-1e10；A.2.5B.250C.0D.3.56、内部总线（又称片内总线）是指（）。
A.CPU内部连接各寄存器及运算部件之间的总线B.CPU和计算机系统的其他高速功能部件之间互相连接的总线C.多个计算机系统之间互相连接的总线D.计算机系统和其他系统之间互相连接的总线7、总线的通信控制主要解决（）问题。
A.由哪个主设备占用总线B.通信双方如何获知传输开始和结束C.通信过程中双方如何协调配合D.B和C8、在计算机系统中，表明系统运行状态的部件是（）。
A.程序计数器B.指令寄存器C.程序状态字D.累加寄存器9、在计算机系统中，作为硬件与应用软件之间的界面是（）。
A.操作系统B.编译程序C.指令系统D.以上都不是10、CPU在中断周期中（）A.执行中断服务程序B.执行中断隐指令C.与I/O设备传送数据D.处理异常情况11、为提高存储器的存取效率，在安排磁盘上信息分布时，通常是（）.A.存满一面，再存另一面B.尽量将同一文件存放在一个扇区或相邻崩区的各磁道上C.尽量将同一文件存放在不同面的同一磁道上D.上述方法均有效12、采用同步控制的目的是（）。
计算机组成原理第三章存贮系统2
三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用 全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u， 则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、 块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块 写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分 （块号和字），比较电路块号与Cache 表中 的标记进行比较，相同表示命中，访问相应单 元；如果没有命中访问内存，CPU 直接访问 内存，并将被访问内存的相对应块写入Cache。
相应行； 把行标记与
相联存储器的逻辑机理
相联存储器的逻辑机理
蒋万君
【期刊名称】《高师理科学刊》
【年(卷),期】2008(028)004
【摘 要】相联存储器是一种既可按地址寻址,又可按关键字检索的半导体存储器.相
联存储器不需要被检索数据按关键字排序,也不管被检索数据的多少,只要进行一次
检索操作即可将关键字与全部被检索数据同时进行比较.从相联存储器的单元电路、
存储矩阵和结构框图阐述其逻辑机理.
【总页数】3页(P34-36)
【作 者】蒋万君
【作者单位】重庆三峡学院,计算机科学系,重庆,万州,404000
【正文语种】中 文
【中图分类】TN79.1
【相关文献】
1.TM-CAM:一种高效的容软错误相联存储器 [J], 孙岩;黎铁军;王发源;张民选
2.一种使用相联存储器求MCST的并行方法 [J], 黄干平
3.是德科技推出存储器一致性测试解决方案 软件可以帮助工程师使用逻辑分析仪
调试协议与时序违规 [J],
4.一种低功耗的高性能四路组相联CMOS高速缓冲存储器(英文) [J], 孙慧;李文宏;
章倩苓
5.矽品晋江建厂计划启动布局存储器与逻辑芯片封测业务为主 [J],
因版权原因，仅展示原文概要，查看原文内容请购买
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：相联存储器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (2)1.1设计原理 (2)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1总体方案的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1 输入寄存器的设计与实现 (7)2.2.2 存储体的设计与实现 (8)2.2.3检索寄存器的设计与实现 (9)2.3仿真调试 (11)2.3.1建立仿真波形文件及仿真信号选择 (12)2.3.2功能仿真结果与分析 (12)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (16)附录 (17)第1章总体设计方案1.1 设计原理相联存储器(C ontent Addressed Memory)即可按地址寻址，又可按内容（通常是某些字段）寻址，为与传统存储器区别，又称为按内容寻址的的存储器。
相联存储器的每个字由若干字段组成，每个字段描述了一个对象的属性，也称为一个内容。
相联存储器的结构框图如图1.1所示。
它主要实现将输入寄存器的信息与存储体的信息作比较，相匹配的置为“1”，不匹配的置为“0”，并输出结果。
图1.1 相联存储器原理框图1.2 设计思路根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，检索寄存器。
输入寄存器：用来存放检索字，其位数与相联存储器的字长相等。
译码选择电路：用3－8译码器进行译码电路选择，如当置输入端A2A1A0为“000”，译码器，可以向存储体第一个单元地址输入八位二进制的字信息；同时其他的存储单元的信息被屏蔽掉。
存储体（AMU）：用于存放待检索的数据，由高速半导体存储器构成，以求快速存取。
检索寄存器（CR）：把检索项和所有存储单元相应位进行比较，如果比较结果相等，输出高电平1，否则输出低电平0。
设存储体由8个字构成，字长为8位的二进制数。
CR为检索寄存器，字长也为8位，存放要比较的数。
首先向输入总线输入一个八位二进制的字，然后通过三八译码器选择电路依次将八个八位二进制数输入到存储体中。
将输入到输入寄存器的字通过检索寄存器分别与存储体里的八个字检索比较，若匹配，则输出信号置1，否则置0，，我们就能找到匹配的那个字。
若存储体八个单元存储的数据分别为00010001、10001001、00010000、10011001、10010010、00010011、00010001， 00011000，输入寄存器中的存储数据是10010010，通过检索寄存器器CR进行比较之后，可以知道发现检索数据与存储体中的第五个单元的内容一致，所以结果输出为：00001000。
1.3设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。
EDA环境：Xilinx foundation f3.1设计软件、COP2000仿真软件图1.2Xilinx foundation f3.1设计平台图 1.3 COP2000计算机组成原理集成调试软件第2章详细设计方案2.1 总体方案的设计与实现本设计方案以原理图输入方式设计出顶层方案图，以此实现相联存储器相关的逻辑功能，在XCV200可编程逻辑芯片上实现电路。
在Xilinx foundation f3.1开发环境上设计好电路图，把输入/输出信号分别定位到XCV200芯片指定的引脚上，完成芯片的引脚的锁定。
2.1.1创建顶层图形设计文件根据相联存储器的相关功能，顶层图形文件由以下器件组成：九个寄存器（FD8CE），一个3：8译码器（D3-8E）、八个CR比较器（COMP8）、二十个输入端口和八个输出端口封装而成的一个完整的设计实体。
该方案在Xilinx foundation f3.1软件环境下进行软件的设计，实现顶层图形文件。
2.1.2器件的选择与引脚锁定（1）器件的选择由于所提供的硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，因此采用的目标芯片为Xlinx XCV200可编程逻辑芯片。
（2）引脚锁定根据引脚分配表，把顶层图形文件中的输入/输出信号依次安排到Xlinx XCV200芯片指定的引脚上，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系2.1.3编译、综合、适配利用Xilinx foundation f3.1设计软件对顶层图形文件进行编译，并尽量调整各器件和线的位置使其合理美观，连接完毕后进行仿真，待仿真成功后编译文件，编译成功后即可将文件下载到芯片中。
2.2 功能模块的设计与实现本相联存储器是由输入寄存器，选择比较电路，检索寄存器，存储体组成的，设有20个输入端口和8个输出端口实现其输入和输出。
各部分元件均分别单独实现功能并仿真成功之后，再将各部分模块进行连接，经整体整合仿真成功后，完成了所需电路实体。
2.2.1 输入寄存器的设计与实现2.2.1.1功能描述输入寄存器字长为八位，用于存放检索数据，本方案用一个8位的D触发器来实现。
2.2.1.2电路图图2.1 输入模块电路图2.2.1.3功能仿真在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.2所示。
表2.2仿真信号选择和参数设置图2.2 输入模块仿真图由图2.2的仿真的结果与表2.2的参数设计进行比较可知，仿真结果正确。
2.2.2 存储体的设计与实现2.2.2.1功能描述该存储体一共有8个寄存器组成，每个寄存器的字长为8位。
利用3：8译码器的输出端分别控制8个寄存器的CE端，使之可以分别对每一个存储器进行写入操作。
例如：译码器输入端A0,A1,A2为010时，其输出端D2输出为“1”，使得与D2端相连的寄存器的使能端为“1”，并且CLK信号为高电位时，即可将数据总线INBUS7~INBUS0的数据输入到此寄存器中。
如此可以最终实现对8个寄存器的分别写入操作。
2.2.2.2电路图图2.3 存储体模块电路图2.2.2.3功能仿真在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.3所示。
其中，129到136是分别是8个存储体的输出。
表2.3仿真信号选择和参数设置图2.4 存储体模块仿真图由图2.4的仿真的结果与表2.3的参数设计进行比较可知，仿真结果正确。
2.2.3检索寄存器的设计与实现2.2.3.1功能描述当检索内容与待检测内容分别写入到输入寄存器与存储体以后，需要通过检索寄存器把检索数据与存储体中每一个存储单元中的数据进行匹配，如果发现其某个存储单元中的数据和检索数据完全一致，就把符合寄存器的相应位置“1”，表示其该数据即为想要检索的数据，否则置“0”，表示存储体中没有符合匹配要求的数据。
2.2.3.2电路图图2.5 存储体模块电路图2.2.3.3功能仿真在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.4所示。
其中，QBUS为检索数据，Q0到Q7为存储体中的数据。
表2.4仿真信号选择和参数设置图2.6存储体模块仿真图由图2.6的仿真的结果与表2.4的参数设计进行比较可知，仿真结果正确。
2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
2.3.1建立仿真波形文件及仿真信号选择在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表2.5所示。
表2.5仿真信号选择和参数设置2.3.2功能仿真结果与分析图2.7 功能仿真波形结果由图2.7的功能仿真的结果与表2.5的参数设计进行比较可知，仿真结果正确。
第3章编程下载与硬件测试3.1 编程下载利用COP2000仿真软件的编程下载功能，将得到hh.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。
3.2 硬件测试及结果分析利用XCV200实验板进行硬件功能测试。
相联存储器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。
表3.1 XCV200实验板信号对应关系利用表3.2中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K20、K21、K22控制输入数据，开关K00~K07控制输入寄存器的内容输入，开关K10~K17控制存储体中内容的输入。
同时观察A0~A7的输出，得到如表3.2所示的硬件测试结果。
表3.2 硬件测试结果输入寄存器存的数是对应的十六进制数0F，存储体中存的数分别对应的是08，09，10，11，0F，13，10，11。
对表3.2与图3.1的内容进行对比，可以看出硬件测试结果为00010000，对应十六进制的数10，由此可以看出测试的结果是正确的，说明电路设计正确合理。
图3.1为仿真下载的结果。
图3.1 硬件测试结果图沈阳航空航天大学课程设计报告参考文献参考文献[1]李景华.可编程程逻辑器件与EDA技术［M］.北京：东北大学出版社，2001[2] 范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大学出版社，2006[3] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006[4] 王冠.Verilog HDL与数字电路设计[M].北京：机械工业出版社，2005[5] 白中英.计算机组成原理[M].科学出版社出版社，2008[6] 郑纬民.计算机系统结构[M].北京：清华大学出版社，1992[7] 胡越明.计算机组成与设计[M].北京：科学出版社，2006附录。