eda期末考试试卷及答案
EDA考试题目及答案
EDA考试题目及答案一、单项选择题（每题2分，共10题）1. EDA技术中，用于描述数字电路的硬件描述语言是：A. VHDLB. VerilogC. C语言D. Python答案：A2. 在VHDL中，用于定义信号的关键字是：A. variableB. constantC. signalD. type答案：C3. 下列哪个不是Verilog中的测试平台（testbench）组件？A. initial块B. always块C. moduleD. function答案：D4. 在EDA设计中，用于模拟电路行为的软件工具是：A. 仿真器B. 编译器C. 综合器D. 布局器答案：A5. 以下哪个选项不是EDA工具的主要功能？A. 电路设计B. 电路仿真C. 电路测试D. 电路维修答案：D6. 在VHDL中，用于实现组合逻辑的构造块是：A. processB. if语句C. case语句D. all of the above答案：D7. Verilog中，用于描述时序逻辑的关键字是：A. alwaysB. initialC. moduleD. assign答案：A8. 在EDA设计流程中，电路综合通常发生在哪个阶段之后？A. 电路设计B. 电路仿真C. 电路测试D. 电路验证答案：B9. 下列哪个不是VHDL中的并发语句？A. ifB. caseC. loopD. procedure答案：D10. 在Verilog中，用于描述模块间连接的关键字是：A. inputB. outputC. wireD. module答案：C二、多项选择题（每题3分，共5题）1. EDA技术可以应用于以下哪些领域？A. 集成电路设计B. 软件工程C. 电子系统设计D. 机械工程答案：A, C2. VHDL中的哪些构造可以用来描述时序逻辑？A. processB. ifC. whileD. after答案：A, D3. 在Verilog中，哪些关键字用于定义模块的端口？A. inputB. outputC. inoutD. module答案：A, B, C4. EDA工具在设计流程中可以提供哪些辅助功能？A. 设计验证B. 设计优化C. 设计转换D. 设计维护答案：A, B, C5. 在EDA设计中，哪些因素会影响电路的性能？A. 电路复杂度B. 电源电压C. 温度变化D. 材料特性答案：A, B, C, D三、简答题（每题5分，共2题）1. 描述一下在EDA设计中，为什么需要进行电路仿真？答案：在EDA设计中，电路仿真是为了在实际制造电路之前，通过软件模拟电路的行为和性能。
eda期末考试试题及答案
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA技术期末试卷含答案资料
精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。
A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。
A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。
EDA期末必考选择题及答案
老师发话了。
EDA考试题目：大题第一题考奇数分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考大题第一题考奇数分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A___。
A .软IP B.固IP C.硬IP D.都不是2、综合是EDA设计流程的关键步骤，在下面对综合的描述中，___D_是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
3、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C。
A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4、进程中的变量赋值语句，其变量更新是___A__。
A.立即完成；B.按顺序完成；C.在进程的最后完成；D.都不对。
5、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__D__。
A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。
6、不完整的IF语句，其综合结果可实现_A___。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7、在VHDL语言中，下列对时钟边沿检测描述中，错误的是___D____。
eda技术实用教程期末考试题及答案
eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。
A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。
A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。
A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。
A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。
A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。
B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。
A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。
A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。
答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。
答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。
eda考试题及答案
eda考试题及答案一、选择题（每题2分，共10分）1. EDA技术中，以下哪个不是数字信号处理的步骤？A. 信号采集B. 信号放大C. 信号滤波D. 信号转换答案：D2. 在EDA中，以下哪个工具不是用于硬件描述语言的？A. VerilogB. VHDLC. MATLABD. SystemVerilog答案：C3. 以下哪个不是FPGA的配置方式？A. 主从模式B. JTAG模式C. 串行模式D. 并行模式答案：D4. 在EDA技术中，以下哪个不是逻辑门？A. 与门B. 或门C. 非门D. 异或门答案：D5. 以下哪个是EDA软件中用于时序分析的工具？A. 波形仿真B. 逻辑仿真C. 时序分析器D. 功能仿真答案：C二、填空题（每题2分，共10分）1. EDA技术的核心是______，它用于设计和验证电子系统。
答案：硬件描述语言2. 在EDA设计流程中，______是将硬件描述语言转换成逻辑电路图的过程。
答案：综合3. FPGA的全称是______，它是一种可编程的逻辑器件。
答案：现场可编程门阵列4. 在EDA中，______是一种用于模拟电路行为的工具，它可以帮助设计者验证电路设计的正确性。
答案：仿真5. 在EDA中，______是一种用于优化电路布局和布线的技术，以减少电路的延迟和功耗。
答案：布局布线三、简答题（每题10分，共20分）1. 简述EDA技术在现代电子设计中的重要性。
答案：EDA技术在现代电子设计中至关重要，因为它提供了一种高效、自动化的方式来设计、模拟和验证复杂的电子系统。
通过使用EDA工具，设计师可以快速迭代设计，减少错误，缩短产品上市时间，并提高电路的性能和可靠性。
2. 描述在EDA设计流程中，仿真测试的主要目的是什么。
答案：仿真测试的主要目的是在实际硬件实现之前验证电路设计的功能正确性和性能指标。
通过仿真，设计师可以检测和修复设计中的错误，优化电路性能，并预测电路在不同工作条件下的行为，从而确保最终产品能够满足设计规格和性能要求。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
eda期末考试题目及答案
eda期末考试题目及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）的主要功能是什么？A. 电路设计B. 电路仿真C. 电路测试D. 所有以上选项2. 在EDA中，HDL指的是什么？A. 高级设计语言B. 硬件描述语言C. 硬件开发语言D. 硬件描述逻辑3. 下列哪个不是EDA工具的主要组成部分？A. 原理图编辑器B. 仿真器C. 编译器D. 汇编器4. 在EDA中，FPGA代表什么？A. 现场可编程门阵列B. 固定可编程门阵列C. 功能可编程门阵列D. 快速可编程门阵列5. 以下哪个是EDA设计流程中的必要步骤？A. 原理图绘制B. 电路板布局C. 焊接D. 电路测试二、填空题（每空2分，共20分）6. 常见的EDA软件有______、______和______。
答案：Cadence, Altium Designer, Mentor Graphics7. 在EDA中，______是一种用于设计和验证数字电路的图形化编程语言。
答案：VHDL8. EDA工具可以帮助工程师进行______和______。
答案：设计优化，性能分析9. 与ASIC相比，FPGA的优点是______和______。
答案：灵活性高，开发周期短10. 在EDA设计中，布局和布线是实现______的关键步骤。
答案：电路板物理结构三、简答题（每题10分，共30分）11. 简述EDA在现代电子设计中的重要性。
答案：EDA在现代电子设计中的重要性体现在它能够提高设计效率，降低成本，缩短产品上市时间，同时提高设计的可靠性和可维护性。
12. 解释什么是仿真，并说明在EDA设计流程中仿真的作用。
答案：仿真是一种模拟实际电路在不同条件下行为的技术。
在EDA 设计流程中，仿真用于验证设计的正确性，预测电路的性能，以及发现潜在的问题，从而在实际制造之前进行必要的修改。
13. 描述FPGA与ASIC在应用上的主要区别。
答案：FPGA是一种可编程的硬件，可以在设计完成后重新配置，适用于需要快速原型开发和灵活设计调整的场景。
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eda期末考试试卷及答案(A卷)D( WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范赣南师范学院围7(以下哪个程序包是数字系统设计中最重要最常用的程序包 B 2010—2011学年第一学期期末考试试卷(A卷)(闭卷) A(STD_LOGIC_ARITH 班级B(STD_LOGIC_1164 学号年级 2008 专业电子科学与技术 (本)课程名称 EDA技术基础 C(STD_LOGIC_UNSIGNED 姓名 D(STD_LOGIC_SIGNED 题号一二三四五总分密 8(基于EDA软件的FPGA / CPLD设计流程为:原理图/HDL文本输入? A ?得分封线内综合?适配?时序仿真?编程下载?硬件测试。
A(功能仿真 B(逻辑综合 C(配置 D(引脚锁定不得答阅卷人 9(不完整的IF 语句，其综合结果可实现 D 题注意事项:1、教师出题时请勿超出边界虚线; A(三态控制电路 B(条件相或的逻辑电路 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线; C(双向控制电路 D(时序逻辑电路 3、答题请用蓝、黑钢笔或圆珠笔。
10(下列语句中，属于并行语句的是 A 一、单项选择题(30分，每题2分) A(进程语句 B(IF语句 C(CASE语句 D(FOR语句 1(以下关于适配描述错误的是 B 11(综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表A(适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使示转化成另一种表示的过程;在下面对综合的描述中， C 是错误的。
之产生最终的下载文件 A(综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本B(适配所选定的目标器件可以不属于原综合器指定的目标器件系列结构相映射的网表文件 C(适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 B(综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映D(通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适射过程，并且这种映射关系不是唯一的配器则需由FPGA/CPLD供应商提供 C(综合是纯软件的转换过程，与器件硬件结构无关 2(VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体D(为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综与结构体两部分，结构体描述 D 。
合约束 A(器件外部特性 B(器件的综合约束 12(CPLD的可编程是主要基于什么结构 D 。
C(器件外部特性与内部功能 D(器件的内部功能 A(查找表(LUT) B(ROM可编程 3(下列标识符中， B 是不合法的标识符。
C(PAL可编程 D(与或阵列可编程 A(State0 B(9moon C(Not_Ack_0 D(signall13(以下器件中属于Altera 公司生产的是 B 4(以下工具中属于FPGA/CPLD集成化开发工具的是 D A(ispLSI系列器件 B(MAX系列器件 A(ModelSim B(Synplify Pro C(XC9500系列器件 D(Virtex系列器件 C(MATLAB D(QuartusII 14. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 5(进程中的变量赋值语句，其变量更新是 A 。
A(if clk'event and clk = '1' then B(if clk'stable and notclk = '1' then A(立即完成 B(按顺序完成 C(if rising_edge(clk) then D(if not clk'stable and clk = '1' then C(在进程的最后完成 D(都不对 15(以下关于状态机的描述中正确的是 B 6(以下关于CASE语句描述中错误的是 A A(Moore型状态机其输出是当前状态和所有输入的函数 A(CASE语句执行中可以不必选中所列条件名的一条 B(与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 B(除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则C(Mealy型状态机其输出是当前状态的函数最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语D(以上都不对句>” C(CASE语句中的选择值只能出现一次第1页(共6页)(A卷)二、EDA名词解释，写出下列缩写的中文含义(10分，每题2分) END bhv;1(FPGA:现场可编程门阵列四、程序改错题(仔细阅读下列程序后回答问题，12分) 2(HDL: 硬件描述语言1 LIBRARY IEEE; 班级 3(LE: 逻辑单元2 USE IEEE.STD_LOGIC_1164.ALL; 学号3 ENTITY ga IS 4(FSM: 有限状态机姓名4 PORT ( CLK : IN STD_LOGIC ;5(SOPC: 可编程片上系统 5 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; 密6 END gb; 封线内7 ARCHITECTURE bhv OF ga IS 三、程序填空题(20分，每空2分) 不得答8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 以下是一个模为60(0~59)的8421BCD码加法计数器VHDL描述，请补充完题9 BEGIN 整 10 PROCESS (CLK) LIBRARY IEEE; 11 BEGIN Use IEEE.std_logic_1164.all ; 12 IF RISING_EDGE(CLK) begin13 IF Q1 < “1001” THEN ENTITY ta IS 14 Q1 <= Q1 + 1 ;15 ELSE PORT ( CLK : IN STD_LOGIC ;16 Q1 <= (OTHERS => '0'); SHI : OUT INTEGER RANGE 0 TO 9;17 END IF; GE: OUT INTEGER RANGE 0 TO 9) ;18 END IF; END ; 19 END PROCESS ; 20 Q <= Q1; ARCHITECTURE bhv OF ta IS 21 END bhv; SIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9 ;程序编译时，提示的错误为: BEGINError: Line 12: File e:\mywork\test\ga.vhd: VHDL syntax error: If statement must have PROCESS ( CLK )BEGIN THEN, but found BEGIN insteadIF CLK’EVENT AND CLK=’1’ then Error: Line 14: Filee:\mywork\test\ga.vhd:Subprogram error:can’t interpret subprogram IF GE1 = 9 THEN call GE1 <= 0 ;请回答问题:在程序中存在两处错误，试指出并修改正确(如果是缺少语句请IF SHI1=5 THEN指出应该插入的行号) SHI1<=0;答: ELSE SHI1<=SHI+1 ;END IF;(1)12行 begin 改为 then ELSEGE1<=GE1+1 ;(2)第2行和第3行见加 USE IEEE.STD_LOGIC_UNSIGNED.ALL; END IF;END IF ;END PROCESS ;GE <= GE1;五、程序设计题(28分) SHI<=SHI1 ;第2页(共6页)(A卷)TYPE FSM_ST IS(S0,S1,S2,S3); 1(试用VHDL描述一个外部特性如图所示的数据选择器，S为控制端口。
(10Singnal C_ST:FSM_ST; 分) Begin Library IEEE; Process(clk,rst) 班级 Use IEEE.std_logic_1164.all; Begin 学号Entity sjxz IS IF rst=’1’ then C_ST<=S0; 姓名 Port(A,B,S:in std_logic; ELSIF clk’event AND clk=’1’then密 Q:out std_logic); CASE C_ST IS封线内END entity sjxz; When S0=>IF In1=’1’ then C_ST<=S1; Architecture bhv of sjxz IS ELSE C_ST<=S0; 不得答Process(S) END IF; 题Begin Out1<=”0000”; IF S=’0’ Then Q<=A; When S1=>IF In1=’0’ then C_ST<=S2;ELSE Q<=B; ELSE C_ST<=S1; END IF; END IF; END PROCESS’Out1<=”1001”; END bhv;When S2=>IF In1=’1’ then C_ST<=S3;ELSE C_ST<=S2;END IF;2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。
(18分) Out1<=”1100”;When S3=>IF In1=’0’ then C_ST<=S0; 011S0S1 ELSE C_ST<=S3; 00001001 END IF;Out1<=”1111”;00END CASE;END IF;END process; 1S3S210END bhv; 11111100Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Entity FSM1 ISPORT(clk,rst:in std_logic;In1:in std_logic; Out1:out std_logic_vector(3 downto 0));END entity FSM1;Architecture bhv of FSM1 IS第3页(共6页)(A卷)妈妈若无其事地坐着，并不去扶他，只是微笑着说:“呵，好坏的爸爸～”父亲站在一边，以嘲弄的眼光望着上当受骗的小约翰。