VHDL入门教程
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VHDL入门教程VHDL（Very High-speed Integrated Circuit HardwareDescription Language）是一种用于设计数字电路的硬件描述语言。
它是IEEE 1076标准中规定的一种语言，广泛应用于数字电路的设计、仿真和综合等领域。
本文将为大家介绍VHDL的基础知识和入门教程。
一、VHDL的基本概念1. 实体（Entity）：VHDL代码的最高层次，用于定义模块的输入、输出和内部信号。
2. 架构（Architecture）：定义了实体中的各个信号和组合逻辑的行为。
3. 信号（Signal）：表示数据在电路中的传输和操作。
4. 进程（Process）：定义了组合逻辑的行为，用于描述信号之间的关系。
5. 实体声明（Entity Declaration）：用于描述模块的名称、输入、输出和内部信号。
6. 架构声明（Architecture Declaration）：用于描述模块的内部逻辑。
二、VHDL的基本语法1.实体声明语法：```entity entity_name isport ( port_list );end entity_name;```其中，entity_name是实体的名称，port_list是实体的输入、输出和内部信号。
2.架构声明语法：```architecture architecture_name of entity_name issignal signal_list;beginprocess (sensitivity_list)begin--逻辑行为描述end process;end architecture_name;```其中，architecture_name是架构的名称，entity_name是实体的名称，signal_list是架构的内部信号，sensitivity_list是触发事件的信号列表。
三、VHDL的基本例子下面以一个简单的4位加法器为例介绍VHDL的编写和仿真流程。
第1章VHDL语言基础
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
MyVHDL 基础学习教程
a[3..0] b[3..0] Ci
Sum[3..0]
add4
Co
VHDL基本数据类型：
1)逻辑信号：Boolean,Bit,Std_logic 2)数值信号：Integer,unsigned,Real等
2 结构体（ARCHITECTURE ）
结构体的一般格式如下：
ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN [并发处理语句]； END 结构体名；
VHDL基本语法
山东理工大学计算机学院
VHDL程序基本结构
例1 一个2输入的与门的逻辑描述 LIBRARY ieee; --库说明语句 USE ieee.std_logic_1164.ALL; --程序包说明语 句 ENTITY and2 IS PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; ARCHITECTURE and2x OF and2 IS BEGIN y<=a AND b; END and2x;
一个大规模的电原理图通常可以分割成多张子原理图，
以便于设计和存档。同样，在VHDL程序设计中，构造体对
应整个电原理图，而构造体可由多个BLOCK块组成，每一个 BLOCK块则对应一张子原理图。电原理图的分割关系和 VHDL程序中用BLOCK块分割构造体的关系是一一对应的。
ARCHITECTURE a OF CH3_3_1 IS BEGIN Half_Adder : Block -- Half Adder Begin Sum <= A Xor B; Carry <= A and B; End Block Half_Adder; Half_Subtractor: Block -- Half Subtractor Begin DiNot A and B; End Block Half_Subtractor; END a; 电路分成加减模块，便于把复杂任务简单化
VHDL入门易懂教程
VHDL语言特点 四、VHDL语言特点
1、VHDL具有强大的语言结构，系统硬件描述能 力强、设计效率高；具有较高的抽象描述能力。 如：一个可置数的16位计数器的电原理图：
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
3
三、VHDL的作用 VHDL的作用
1、VHDL打破软、硬件的界限 传统的数字系统设计分为： 硬件设计（硬件设计人员） 软件设计（软件设计人员） VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。 美国硅谷约有80%的 ASIC和 FPGA/CPLD 已采用 HDL进行设计。
配置（Configuration）
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实体（说明） 一、实体（说明）
实体（说明）： 定义系统的输入输出端口 语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准， 称为 IEEE1076-1987。 各EDA公司相继推出支持VHDL的设计环境。 1993年被更新为 93 标准，即IEEE1076-1993。 进一步提高抽象描述层次，扩展系统描述能力。
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第2章VHDL 入门2.1VHDL 程序结构一个完整的VHDL 程序的结构以及各如图2-1所示。
•图2-1VHDL 程序结构并非所有VHDL 程序都具有图2-1的语法结构。
理论上，只有ENTITY 和ARCHITECTURE 是程序所必备的；而在实际应用中，我们常常需要在定义ENITY 之前调用库和库中相应的程序包（只是“调用”，而不是“编写”程序包）。
因此，图2-2所示的这个VHDL 程序结构，是实际应用中最基本、最常见的程序结构，也是本书中大部分例程所用的结构。
•图2-2VHDL 程序基本结构例程2-1为2分频电路的VHDL程序，读者可以通过此程序的说明加深对VHDL程序基本结构的了解。
例程2-12分频电路LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY FreDevider ISPORT(Clock:IN Std_Logic;Clkout:OUT Std_Logic);END;ARCHITECTURE Behavior OF FreDevider IS SIGNAL Clk:Std_Logic;BEGINPROCESS(Clock)BEGINIF rising_edge(Clock)THENClk<=NOT Clk;END IF; END PROCESS; Clkout<=Clk; END;实体声明（Entity Declaration）结构体定义（Architecture Definition）库、程序包调用例程2-1的功能与例程1-1完全相同，只是程序中多了一行注释。
VHDL中的注释以双连字号“--”标识，类似于C语言中的“//”。
注释对程序结果无任何响应，但可以增加程序的可读性和可维护性。
需要注意的是，在MAX+plusII中，编辑汉字很容易出现乱码，不但影响程序的可读性，而且常常会影响整个程序的编译。
因此，建议读者在写程序注释的时候，尽量用英文（本书中所有例程的注释原为英文，考虑到读者的习惯，所以在编入书中时都译成中文）。
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VHDL入门教程VHDL学习（本学习以MAXPLUS10为工具软件）第一章、 VHDL程序的组成一个完整的VHDL程序是以下五部分组成的：库（LIBRARY）：储存预先已经写好的程序和数据的集合程序包（PACKAGE）：声明在设计中将用到的常数、数据类型、元件及子程序实体（ENTITY）：声明到其他实体或其他设计的接口，即定义本定义的输入输出端口构造体（ARCHITECTUR）：定义实体的实现，电路的具体描述配置（CONFIGURATION）：一个实体可以有多个构造体，可以通过配置来为实体选择其中一个构造体1.1库库用于存放预先编译好的程序包（PACKAGE）和数据集合体，可以用USE语句调用库中不同的程序包，以便不同的VHDL设计使用。
库调用的格式：LIRARY 库名USE 库名.所要调用的程序包名.ALL可以这样理解，库在硬盘上的存在形式是一个文件夹，比如库IEEE，就是一个IEEE的文件夹，可以打开MAX PLUSR安装源文件夹，进入VHDL93的文件夹，就可以看到一个IEEE的文件夹，这就是IEEE 库，而里面的文件就是一个个对程序包或是数据的描述文件，可以用文本打开来查看文件的内容。
例如在VHDL程序里面经常可以看到“USEIEEE.STD_LOGIC_1164”，可以这样解释这句话，本序里要用到IEEE 文件夹下程序包STD_LOGIC_1164，而STD_LOGIC_1164是可以在IEEE文件夹的STD1164.vhd文件里面看到的，用文本打开STD1164.vhd，可以看到有一名为“IEEE.STD_LOGIC_1164”PAKAGE定义。
简单的来说，库相当于文件夹，而程序包和数据就相当于文件夹里面的文件的内容（注意：不是相当于文件，因为程序包和数据都是在文件里面定义的，而文件名是和实体名相同的，可以说实体相当于文件）。
到了这里就可以考虑一个问题，“在安装MAX PLUS时有多少个库已经存在的呢”，要得到这个问题的答案，可以打开安装目录下的“VHDL93”文件夹，就可以看到里面有五个文件夹，分别是ATERA、IEEE、LPM、STD、VITAL，也就是说你看到了五个库，分别是ATERA功能库：增强型功能部件，即IP核，包括数字信号处理、通信、PCI和其他总线接口、处理器和外设及外设的功能。
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什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
★是IEEE、工业标准硬件描述语言 ★用语言的方式而非图形等方式描述硬件电路
容易修改 容易保存
★特别适合于设计的电路有：
复杂组合逻辑电路，如：
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
6、结构体表达
例3-5 ARCHITECTURE arch_name OF e_name IS （说明语句 ） BEGIN arch_name 为结构体名 （功能描述语句） END ARCHITECTURE arch_name;
（说明语句）不是必须的。包括在结构体中需要说明和定义的数据对象、数 据类型、元件调用声明等； （功能描述语句）是必须的。可以是并行语句，顺序语句或是它们的混合。
一个结构体中可以包含任意个进程语句，所有的进程语句都是并行语 句。而由任一进程引导的语句结构属于顺序语句。 文件名不分大小写, 12、文件取名和存盘 VHDL文件后缀扩展名：.vhd， 尽量与实体名一致。
多路选择器VHDL描述小结
【例3-2】 … ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;
例3-4 ENTITY e_name IS PORT (p_name : port_m data_type; ………. p_namei : port_mi data_type); END ENTITY e_name;
VHDL入门
FPGA系列培训第一讲 FPGA系列培训第一讲
VHDL文件格式 VHDL文件格式
Library和Use Library和 Entity Architecture VHDL87和VHDL93 VHDL87和
Library和 Library和Use
library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_signed.all; use work.bc3000.all;
译码器
signal a: std_logic_vector(2 downto 0); signal y: std_logic_vector(7 downto 0);
decoder: process(a) begin if a = "000" then 000" y(0) <= '0' else y(0) <= '1'; end if; if a = "001" then 001" y(1) <= '0'; else y(1) <= '1'; end if; …… end process decoder;
的高4位为a的低4位,低4位位b的低4 的高4位为a的低4位,低4位位b的低4位
优先级
not 优先级高,and,or,xor优先级相同 优先级高,and,or,xor优先级相同 y <= not (a and b); --与非门 --与非门 y <= a and b or c and d; --error --error y <= (( a and b ) or c ) and d; --ok --ok 当and,or,xor混用时,必须使用括号 and,or,xor混用时,必须使用括号
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3.1 VHDL基本语法 基本语法
3.1.1 组合逻辑电路的 组合逻辑电路的VHDL描述 描述
【例3-1】 】
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
图3-1 mux21a实体 实体
ARCHITECTURE one OF mux21a IS 要求赋值符“ ” BEGIN 要求赋值符“<=”两边的信号类型 必须一致。 y<=a WHEN s=‘0’ ELSE 必须一致。 b; END ARCHITECTURE one;
条件判断语句WHEN _ELSE通过测定表达式 通过测定表达式s=‘0’ 的比 条件判断语句 通过测定表达式 较结果，确定由哪一端口向y赋值 表达式中的“ ” 赋值。 较结果，确定由哪一端口向 赋值。表达式中的“=”没有 赋值意义，只是一种数据比较符号 数据比较符号。 赋值意义，只是一种数据比较符号。其表式的输出结果的 数据类型是布尔数据类型。 数据类型是布尔数据类型。
3.1.1 多路选择器的 多路选择器的VHDL描述 描述
【例3-2】 例 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; 用布尔方程的表达式来描述电路 布尔方程的表达式来描述电路 逻辑功能。 逻辑功能。
“ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement
3.1.1 多路选择器的 多路选择器的VHDL描述 描述
图3-3 mux21a功能时序波形 功能时序波形
3.1.2 相关语句结构和语法说明
例3-4 ENTITY e_name IS PORT (p_name : port_m data_type; ………. p_namei : port_mi data_type); END ENTITY e_name; 1、实体表达 、 实体描述的是电路器件的端口构成和信号属性。 实体描述的是电路器件的端口构成和信号属性。 2、实体名 、
第3章
原理图输入与 VHDL文本输入设计的区别 文本输入设计的区别
★Graphic is what you draw is what you get
“ tell me what hardware you want and I will give it to you”
★ VHDL is what you write is what functional you get
6、结构体表达 、
例3-5 ARCHITECTURE arch_name OF e_name IS （说明语句 ） BEGIN arch_name 为结构体名 功能描述语句） （功能描述语句） END ARCHITECTURE arch_name; （说明语句）不是必须的。包括在结构体中需要说明和定义的数据对象、数 说明语句）不是必须的。包括在结构体中需要说明和定义的数据对象、 据类型、元件调用声明等； 据类型、元件调用声明等； 功能描述语句）是必须的。可以是并行语句，顺序语句或是它们的混合。 （功能描述语句）是必须的。可以是并行语句，顺序语句或是它们的混合。
结构体中描述逻辑功能和电路结 构的语句分为: 构的语句分为 顺序语句和并行语句 中的VHDL功能描述 例3-1、例3-2中的 、 中的 功能描述 语句都是并行语句 并行语句。 语句都是并行语句。
3.1.1 多路选择器的 多路选择器的VHDL描述 描述
是用顺序语句 例3是用顺序语句 是用 IF_THEN_ELSE 表4 ENTITY e_name IS PORT (p_name : port_m data_type; ………. p_namei : port_mi data_type); END ENTITY e_name; 表达端口模式。 4、端口模式 例中的 port_m 表达端口模式。 、 定义端口上数据的流动方向和方式。 定义端口上数据的流动方向和方式。 IN： 1）单向只读模式，仅允许数据从此端口流入实体； ： ）单向只读模式，仅允许数据从此端口流入实体； OUT ： 1）单向输出模式，仅允许数据流从实体内部输出；2）不能用于 ）单向输出模式，仅允许数据流从实体内部输出； ） 内部反馈； ）不用的不能接地； 内部反馈； 3）不用的不能接地； INOUT： 输入输出双向端口； ： 输入输出双向端口； PCI总线的地址 数据复用线，DMA控制器数据总线等； 总线的地址/数据复用线 控制器数据总线等； 总线的地址 数据复用线， 控制器数据总线等 BUFFER： 与 INOUT 类似，区别在于当需要输入数据时，只允许内部回 类似，区别在于当需要输入数据时， ： 读输出的信号， 的回读信号不是由外部输入的， 读输出的信号，BUFFER的回读信号不是由外部输入的，是由 的回读信号不是由外部输入的 内部产生，向外输出的信号。 内部产生，向外输出的信号。 的端口模式都定义为IN 的为OUT。 例1中a，b，s的端口模式都定义为 ，y的为 中 ， ， 的端口模式都定义为 的为 。
注意
各例的实体和结构体分别是 以“END ENTITY xxx ” 和 “ END ARCHITECTURE xx”结尾，符合 版标准。 结尾， 版标准。 结尾 符合93版标准 87版的语法要求中 结尾只要 版的语法要求中,结尾只要 版的语法要求中 “END” 或 “END xx”。 。 绝大多数的综合器兼容两种 语法规则。 语法规则。
复杂组合逻辑电路， 复杂组合逻辑电路，如：
• 译码器、编码器、加减法器、多路选择器、地址译码器…... 译码器、编码器、加减法器、多路选择器、地址译码器
状态机等等 状态机等等…… 等等
VHDL的功能和标准 VHDL的功能和标准
VHDL 描述 ◆输入端口 ◆输出端口 ◆电路的行为和功能 VHDL有过两个标准： 有过两个标准： 有过两个标准 ◆IEEE Std 1076-1987 (called VHDL 1987) ◆IEEE Std 1076-1993 (called VHDL 1993)
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;
结 构 体
图3-2 mux21a结构体 结构体
实体描述电路器件的外部情况及各信号端口的基本性质。 结构体描述电路器件的内部逻辑功能或电路结构。 实体描述电路器件的外部情况及各信号端口的基本性质。 结构体描述电路器件的内部逻辑功能或电路结构。
注
关键词不分大小写！ 关键词不分大小写！
是实体名， 例5例6中e_name是实体名，具体取名由设计者自定。 例 中 是实体名 具体取名由设计者自定。 但一般不应用数字或中文定义实体名，也不用元件名作实体名。 但一般不应用数字或中文定义实体名，也不用元件名作实体名。如or2，latch等 ， 等 也不能用数字开头的实体名， 也不能用数字开头的实体名，如74LSxx。 。 3、PORT 语句和端口信号名 、 描述电路的端口及其端口信号必须用端口语句 PORT（ ..）； （ ）； 中的a,b,s 和 y 是端口信号名。 是端口信号名。 例5例6中的 p_name , 例1中的 例 中的 中的
例3-4 ENTITY e_name IS PORT (p_name : port_m data_type; ………. p_namei : port_mi data_type); END ENTITY e_name;
data_type是数据类型 是数据类型
5、数据类型BIT 、数据类型
VHDL 中，预先定义好的数据类型有多种： 预先定义好的数据类型有多种： 整数数据类型INTEGER，布尔数据类型 整数数据类型 ，布尔数据类型BOOLEAN， ， 标准逻辑位数据类型STD _LOGIC和位数据类型 和位数据类型BIT。 标准逻辑位数据类型 和位数据类型 。 BIT 数据类型的信号规定的取值范围是逻辑位‘0’和‘1’。 数据类型的信号规定的取值范围是逻辑位‘ ’ ’ 必须加单引号‘’ 否则认为是整数数据类型INTEGER。 ‘’， 必须加单引号‘’，否则认为是整数数据类型 。 BIT 数据类型可以参与逻辑运算或算术运算，结果仍是 数据类型可以参与逻辑运算或算术运算，结果仍是BIT类型。 类型。 类型 BIT 数据类型的定义包含在 数据类型的定义包含在VHDL标准程序包 标准程序包STANDARD中， 标准程序包 中 而程序包STANDARD包含于标准库 包含于标准库STD中。 而程序包 包含于标准库 中
9、IF_THEN条件语句 、 条件语句
例3-3 ENTITY mux21a IS PORT (a, b: IN BIT; s: IN BIT; y: OUT BIT); END ENTITY mux21a;
一种顺序语句。 一种顺序语句。 IF 语句的执行顺序类似于软件语言， 语句的执行顺序类似于软件语言， 首先判断如果s为低电平， 首先判断如果 为低电平， 为低电平 则执行y<=a 语句； 则执行 语句； ARCHITECTURE one OF mux21a IS 否则，则执行语句y<=b。 否则，则执行语句 。 BEGIN PROCESS (a, b, s) BEGIN IF s=‘0’ THEN y<=a ; ELSE y<=b; END IF; IF 语句必须以 语句必须以END IF 结束 结束. END PROCESS; END ARCHITECTURE one;