集成电路总结(附重点知识点参考答案)
集成电路版图复习课答案总结
1、描述集成电路工艺技术水平的五个技术指标及其物理含义⑴集成度(Integration Level)：以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。
⑵特征尺寸 (Feature Size) /（Critical Dimension）：特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。
⑶晶片直径(Wafer Diameter)：当前的主流晶圆的尺寸为12寸(300mm)，正在向18寸(450mm)晶圆迈进。
⑷芯片面积(Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。
⑸封装（Package）：指把硅片上的电路管脚，用导线接引到外部接头处，以便于其它器件连接。
封装形式是指安装半导体集成电路芯片用的外壳。
2、简述集成电路发展的摩尔定律。
集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律。
当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍3、集成电路常用的材料有哪些？集成电路中常用的材料有三类：半导体材料，如Si、Ge、GaAs?以及InP?等；绝缘体材料，如SiO2、SiON?和Si3N4?等；金属材料，如铝、金、钨以及铜等。
4、集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。
双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。
优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。
CMOS集成电路：主要由NMOS、PMOS构成CMOS电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。
BiCMOS集成电路：同时包括双极和CMOS晶体管的集成电路为BiCMOS集成电路，综合了双极和CMOS器件两者的优点，但制作工艺复杂。
5、解释基本概念: 微电子、集成电路、集成度、场区、有源区、阱、外延微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。
集成电路分析期末复习总结要点
集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：光刻的作用是什么？列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。
第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
(xin)集成电路专业课课程习题重点总结概括归纳O(∩_∩)O
重新整理一遍——————1、集成电路的发展遵循了什么定律？简述集成电路设计流程。
说明版图设计在整个集成电路设计中所起的作用。
答：摩尔定律：集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍或者每3年翻两番。
版图设计的作用：1、满足电路功能性能指标质量要求2、尽可能节省面积以提高集成度，降低成本3、尽可能缩短连线，以减少复杂度，缩短时间，改善可靠性；2、（1）集成电路设计方法的种类主要有哪些？（2）名词解释：ASIC、SOC、DSP、HDL等常见缩写答：（1）全制定设计方法，半制定设计方法，标准单元设计方法，通用单元设计方法，可编程逻辑电路设计方法。
（2）ASIC（Application Specific Intergrated Circuits）专用集成电路：指特定用户要求和特定电子系统的需要而设计、制造的集成电路SOC(System On Chip)系统及芯片、片上系统：指它是一个产品、是一个有专用目标的集成电路，其中包括完整系统并有嵌入软件的全部内容DSP（Digital Signal Processing）数字信号处理：是一门涉及许多学科而又广泛应用于许多领域的新兴学科HDL(Hardware Description Language)硬件描述语言：指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言3、（1）描述多晶硅在CMOS工艺中所起的基本作用。
（2）假定某材料的方块电阻值为10 Ω，电阻的长度为30 μm，宽度为10 μm，该电阻阻值为多少？如果其他条件不变，长度变为25 μm，则该电阻的阻值又是多少？答：（1）多晶硅有着与单晶硅相似的特性，并且其特性可随结晶度与杂质原子的改变而改变。
在MOS 及双极型器件中，多晶硅可用来制作栅极、源极与漏极的欧姆接触、基本连线、薄PN 结的扩散源、高值电阻等。
（2）R=Rs*L/W(Rs 为方块电阻，L 为长度，W 为宽度)4、 SOI 材料是怎样形成的，有何特点？肖特基接触和欧姆型接触各有什么特点？答：SOI 绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
《集成电路基础学习知识原理与设计》重要资料内容情况总结
集成电路原理与设计重点内容总结第一章绪论摩尔定律：（P4）集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。
集成度提高原因：一是特征尺寸不断缩小，大约每三年缩小一2倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。
等比例缩小定律：（种类优缺点）（P7-8）1. 恒定电场等比例缩小规律（简称CE定律）a. 器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍,保证器件内部的电场不变。
b. 集成度提高忆倍，速度提高K倍，功耗降低K2倍。
c. 改变电源电压标准，使用不方便。
阈值电压降低，增加了泄漏功耗。
2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加忆倍。
b. 集成度提高忆倍，速度提高K2倍。
c. 功耗增大K倍。
内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。
3. 准恒定电场等比例缩小规则（QCE）器件尺寸将缩小K倍，衬底掺杂浓度增加K（1< <K）倍，而电源电压则只变为原来的/K倍。
是CV和CE的折中。
需要高性能取接近于K,需要低功耗取接近于1。
写出电路的网表：A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END其中.MODEL为模型语句，用来定义BJT晶体管Q1的类型和参数。
常用器件的端口电极符号器件名称端口付号缩与Q （双极型晶体管） C （集电极），B （基极），E （发射极），S （衬底）M （MO场效应管） D （漏极），G （栅极），S （源极），B （衬底）J （结型场效应管） D （漏极），G （栅极），S （源极）B （砷化镓场效应管） D （漏极），G （栅极），S （源极）电路分析类型.OP直流工作点分析.TRAN瞬态分析• DC直流扫描分析• FOUR傅里叶分析•TF传输函数计算.MC豕特卡罗分析•SENS灵敏度分析•STEP参数扫描分析.AC交流小信号分析•WCASE最坏情况分析• NOISE噪声分析•TEMP温度设置第二章集成电路制作工艺集成电路加工过程中的薄膜：（P15）热氧化膜、电介质层、外延层、多晶硅、金属薄膜。
集成电路工艺原理考点整理
集成电路工艺原理考点整理第一章1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个外壳内，执行特定电路或系统功能。
关键尺寸：集成电路中半导体器件能够加工的最小尺寸。
2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越快，性能越好3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。
4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。
Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。
6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry 厂；Fabless：IC 设计公司；Chipless；Fablite第二章：硅和硅片的制备7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性能8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型的固体硅锭；9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入；关键参数：拉伸速率和晶体旋转速度10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？11、区熔法？纯度高，含氧低；晶圆直径小。
第三章集成电路制造工艺概况12、亚微米CMOS IC 制造厂典型的硅片流程模型第四章氧化；氧化物12、热生长（吃硅）：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。
13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。
14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好.水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。
集成电路设计复习资料
集成电路设计复习资料集成电路设计是一门涉及电子工程、计算机科学和物理学等多学科交叉的领域，对于现代电子技术的发展起着至关重要的作用。
以下是为大家整理的集成电路设计的复习资料，希望能对大家的学习有所帮助。
一、集成电路的基本概念集成电路（Integrated Circuit，简称 IC）是将大量的电子元件（如晶体管、电阻、电容等）集成在一个微小的芯片上，实现特定功能的电路。
其优点包括体积小、重量轻、性能高、可靠性强等。
集成电路的分类方式众多，按照集成度可分为小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、超大规模集成电路（VLSI）和特大规模集成电路（ULSI）；按照功能可分为数字集成电路、模拟集成电路和混合信号集成电路；按照制造工艺可分为双极型集成电路、CMOS 集成电路等。
二、集成电路设计流程集成电路设计是一个复杂而系统的工程，通常包括以下几个主要步骤：1、系统规格定义在这一阶段，需要明确设计的目标和要求，包括功能、性能、功耗、成本等方面的指标。
同时，还需要对市场需求、竞争情况进行分析，以确定设计的可行性和竞争力。
2、算法设计与优化对于数字集成电路，需要设计相应的算法，并对其进行优化，以提高性能和降低资源消耗。
例如，在图像处理领域，需要设计高效的图像压缩算法。
3、逻辑设计将算法转换为逻辑电路，使用硬件描述语言（如Verilog 或VHDL）进行描述。
逻辑设计包括组合逻辑和时序逻辑的设计。
4、电路设计根据逻辑设计，进行晶体管级的电路设计，包括晶体管尺寸的确定、偏置电路的设计等。
5、物理设计将电路设计转换为实际的版图，包括布局（确定各个元件在芯片上的位置）和布线（连接各个元件）。
物理设计需要考虑工艺规则、寄生效应等因素，以保证芯片的性能和可制造性。
6、验证与测试对设计进行各种验证，包括功能验证、时序验证、物理验证等，以确保设计的正确性。
同时，还需要进行芯片的测试，包括晶圆测试和封装测试。
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
集成电路期末考试知识点答案
集成电路期末考试知识点答案-------------------------------------------1------------------------------------------------1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？1947贝尔实验室肖克来波拉坦巴丁发明了晶体管1956获诺贝尔奖2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？Jack kilby 德州仪器公司1958年发明2000获诺贝尔奖3、什么是晶圆？晶圆的材料是什么？晶圆是指硅半导体集成电路制作所用的硅晶片，材料是硅4、目前主流集成电路设计特征尺寸已经达到多少？预计2016 年能实现量产的特征尺寸是多少？主流0.18um 22nm5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？英寸12英寸6、摩尔是哪个公司的创始人？什么是摩尔定律？英特尔芯片上晶体管数每隔18个月增加一倍7、什么是SoC？英文全拼是什么？片上系统 System On Chip8、说出Foundry、Fabless 和Chipless 的中文含义。
代工无生产线无芯片9、一套掩模一般只能生产多少个晶圆？1000个晶圆10、什么是有生产线集成电路设计？电路设计在工艺制造单位内部的设计部门进行11、什么是集成电路的一体化(IDM)实现模式？设计制造和封装都集中在半导体生产厂家内进行12、什么是集成电路的无生产线(Fabless)设计模式？只设计电路而没有生产线13、一个工艺设计文件(PDK)包含哪些内容？器件的SPICE参数、版图设计用的层次定义、设计规则和晶体管电阻电容等器件以及通孔焊盘等基本结构版图，与设计工具关联的设计规则检查、参数提取、版图电路图对照用的文件。
14、设计单位拿到PDK 文件后要做什么工作？利用CAD/EDA工具进行电路设计仿真等一系列操作最终生成以GDS-II格式保存的版图文件，然后发给代工单位。
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1.集成电路重点知识复习点1.芯片制作过程中主要的工艺有哪些？主要的三项工艺：薄膜制备工艺、光刻/图形转移工艺、掺杂工艺薄膜制备工艺：在晶圆表面生长或淀积数层材质不同，厚度不同的膜层，如器件工作区的外延层，绝缘介质层，金属层等。
该工艺通过常用方法有：外延生长，氧化，淀积。
图形转移工艺：包括掩膜版的制作，涂光刻胶，曝光（光刻），显影，烘干，刻蚀。
电路结构以图形的形式制作在光刻掩膜版上。
然后通过图形转换工艺转移精确转移到硅晶片上。
掺杂工艺：包括扩散工艺和离子注入工艺。
各种杂质按照设计要求掺杂到晶圆上，形成晶体管的源漏端以及欧姆接触等。
2.PN结形成的过程是什么？在纯净的本增半导体中少量掺杂施主杂质，如磷，取代硅原子，就形成了N型半导体。
参与导电的主要是带负电的电子，电子为多数载流子，又称多子。
空穴为少数载流子，又称少子。
在纯净的本增半导体中少量掺杂受主杂质，如硼，取代硅原子，就形成了P型半导体。
因为参与导电的主要是带正电的空穴，空穴为多子。
当P型半导体和N型半导体放在一起之后，多子和少子从浓度高的区域向浓度低的区域扩散，P区留下的不能移动的负离子和N区留下的不能移动的正离子在半导体交界面形成了一个很薄的空间电荷区，又称耗尽层。
这就是PN结。
ＰＮ结有内电场，由N区指向P区，内电场阻止多子的扩散运动，促使少子的漂移运动。
最终PN结达到动态平衡。
ＰＮ结具有单向导电性，当外加正向电压（Ｐ区接正电压）时，ＰＮ结处于导通状态，结电阻很小。
当外加负向电压（Ｎ区接正电压）时，ＰＮ结处于截止状态，结电阻很大。
当反向电压加到一定程度，PN结会击穿二损坏。
3.典型的N阱CMOS的剖面图是什么？4.MOS器件的工作区域有哪些？每个区域中的载流子是如何运作的？以NMOS为例：截止区：Vgate加较小的正电压，外加电场使得正电荷积聚在栅极，同时，空穴被排斥到更为底层的主体的衬底区；当空穴被排斥，在栅极下端的主体的P区表面，只留下带负电的不可移动的离子,耗尽区在栅极下方形成；Vgate进一步加大，更多衬底的少子被吸引到表面，当Vgs=VT时，表面将产生足够的电子，使得主体表面形成一层很薄的N型区，此N型区域中，电子的浓度大于空穴的浓度。
这个过程叫做表面反型（surface inversion）；Vgate>Vth，栅氧下的薄反型层中产生更多的电子，这些电子是从重掺杂的n源区拉入到反型层中；源区和漏区之间形成一个连续的n型沟道。
线性区(三极管区)：假定源极source接地，漏极电压Vdd。
在连续的n型沟道中，电子从源极向漏极移动，形成电流。
饱和区：随着V DS增加，感应导电沟道向源极缩小，当V DS>(V GS-V TH)，反型层将在x≪L 处终止，导电沟道不再连续，I D相对恒定，发生“夹断”(pinch-off)现象。
PMOS请自行总结。
5.什么是体效应？没有特殊说明是，衬底接地，和源极有相同的电势。
如果衬底电压小于源电压，V SB=V S−V B，耗尽层变宽。
而阈值电压是耗尽层电荷总数的函数，耗尽层变宽，发生反型层所需要的电荷增加，则Vth增加。
这种体电压（相对于源电压）的变化影响阈值电压的效应成为体效应。
6.什么是阈值电压？开始形成反型层时，所需要的Vgs的电压，用Vth表示。
Vt=V t0+γ(√|2ϕf+V SB|−√|2ϕf|), 其中当V SB为0时，V t0=V t，即V t0是没有”体效应”下的阈值电压；γ是体效应系数，γ=√2qN AεsiC ox (NMOS),γ=−√2qN DεsiC ox(PMOS),C ox=εoxt ox；εox和t ox是氧化物的介电常数和厚度。
7.什么是沟道调制效应？饱和区，会发生沟道夹断，如果V DS继续增加，实际的反型沟道长度逐渐减小。
有效沟道长度L’实际是V DS的函数，导致漏极电流略有上升。
这一效应称为“沟道长度调制效应”。
重新修正饱和区的漏极电流公式有I D=12u n C oxWL(V GS−V TH)2(1+λV DS)其中，λ为沟道长度修正系数。
沟道长度效应使得电流在饱和区出现非零斜率。
8.什么是跨导？传输管在饱和区可以看成是一个受栅源电压Vgs控制电流源。
为了便于分析，用跨导来形容电压转化电流的能力。
对饱和区的电流公式求导，可以得到i d=ðI DðV GS V GS+ðI DðV DSV DS+ðI DðV BsV BS，=g m V GS+1r dsV DS+g mb V BS其中的g m是传输管的小信号跨导，g m=ðI dGS=1u n C oxW(V GS−V TH)=2I d(GS TH)=√2u n C oxWI D9.MOS管的电容如何分配？（1）交叠电容（overlap capacitance）：此电容是线性的，与偏置电压无关，不会随电压的改变而改变，是固有电容。
（2）沟道电容（gate capacitance）：栅极至沟道的沟道电容C GC，总电容是C ox WL eff，大小取决于工作区域和端口电压。
沟道电容由三部分构成：C GCS=C GCD栅极-沟道电容，栅极-漏极电容=栅极-源极电容；C GCB栅极-衬底电容；（3）扩散电容/结电容（diffusion/junction capacitance）：C SB、C DB源极-衬底电容/漏极-衬底电容（4）布线电容（routing capacitance）：C SD源极-漏极电容（Pwell为绝缘材质，距离较远，此电容较小，通常忽略）12.共漏极的输入电阻，输出电阻，增益？13.共源极的输入电阻，输出电阻，增益？G m=i0v i|v o=0=−g mR i=v ii=∞R o=v oi o|v i=0=R D∕∕r oA v=v ov i|i o=0=−g m(R D∕∕r o)若是带源极反馈的共源极，14.如何由电路图确定静态式互补电路？静态式互补电路的特点是什么？静态式互补电路由上拉网络（pullup）和下拉网络（pulldown）构成，特点是：（1）Pullup和Pulldown是对偶逻辑网络。
（2）Pullup工作时，Pulldown是截止的；Pulldown工作时，Pullup是截止的。
（3）互补门实质上是反相的，用单独一级实现非反相的布尔函数是不可能的。
15.静态式互补电路中，传输管的尺寸如何定义？原则：上拉网络的等效电路和下拉网络的传输速率要均等，因此要有等价的上拉电阻和下拉电阻。
具体要根据所给条件分析。
可参考例题。
2.例题1.已知：V dd=5V，u n Cox = 50uA/V2, W=40um, L=1um,V th=1V，它的工艺跨导系数是多少？计算出Vgs和Id，当Rd = 3kΩ，60kΩ，1.6MΩ时。
M1为二极管链接，因此Vds = Vgs. 此时无论负载电阻大小如何M1都工作在饱和区。
如Rd = 3kΩ，则如Rd = 60kΩ，则如Rd = 1.6MΩ，则解决此方程前，可以先假设Vgs = Vtn = 1V ，则有代入电流方程，可以得到Vgs的大小为2.下图的静态互补电路中，定义所有传输管的尺寸比，确保最差路径下的t PHL和t PLH都等于左图所示的反相器。
对于上拉网络Rp是任意两个PMOS导通之后的电阻，假设是M1和M4导通，并且电阻相同，就得出2Rds1=Rp对于下拉网络，R n是任意三个NMOS导通之后的电阻，假设M8，M9和M10导通，并且电阻相同，就得出3Rds8=Rn3.根据板图画出静态式互补电路，写出逻辑关系。
下拉网络：逻辑关系式：F=A +B ̅̅̅̅̅̅̅̅，Z=F +AB ̅̅̅̅̅̅̅̅̅， Z=A +B̅̅̅̅̅̅̅̅+AB ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ 4. 判断以下条件下NMOS 的工作区域，已知u n C ox =400uA/V 2，V tℎ=0.7V : （1） V GS =3.3V ，V DS =3.3V （2） V GS =0V ，V DS =3.3V （3） V GS =2V ，V DS =2V （4） V GS =1.5V ，V DS =0.5V （5） V GS =2V ，V GS =−0.5V （6） V GS =3V ，V GS =−3V（a ）V gs =3.3V >V tn ，V ds >V gs -V tn ，所以在饱和区 （b ）V gs <V tn ，所以在截至区（c ）V gs >V tn ，V ds >V gs -V tn ，所以在饱和区 （d ）V gs >V tn ，V ds <V gs -V tn =0.8V ，所以在三极管区（e ）V gs =2V ， V ds =-0.5V ，D 极和S 极交换位置后V gs =2.5V ，V ds =0.5V ，在三极管区。
（f ）V gs =3V ，V ds =-3V ，D 极和S 极交换位置后V gs =6V ，V ds =3V ，在三极管区。
5. 已知CMOS 工艺，其中L min =0.8um ，t ox =15um ，u n =550cm 2/Vs ，V tℎ=0.7V 。
（1）计算NMOS 的C ox 和K n ′(C ox =εox /t ox ，εox =3.9×8.85×10−14F/cm )（2）现用此工艺制作一个NMOS ，此NMOS 的W/L=16um/0.8um 。
若要使此NMOS 工作在饱和区，并且DC 电流ID=100uA ，计算出此时的V o v ，V GS 和V GSmin (=V GS(sat))大小。
a ）C ox =εox /t ox =15nmF/cm 108.853.9-14⨯⨯=2.3-310⨯F/m 2，n K =ox n C μ=550cm 2/Vs ⨯2.3-310⨯F/m 2=1.27⨯10-4F/Vs b ）I n =21，n K LW V 2ov100μA=21⨯1.27⨯10-14F/Vs ⨯8.016V 2ov V ov =0.28v V gs =V ov +V th =0.98v V DSm in =V ov =0.286. 已知一个NMOS 传输管工作在饱和区，其V tℎ=1V ，k n =0.1 mA/V 2，λn =0/V 。
若I d =0.2mA ，计算出NMOS 所需要的V GS 和最小V DS 。
如果I d =0.8mA ，NMOS 所需要的V GS 和最小V DS 又是多少？ I D =21n K (V gs -V th )2 V th =1v n K =0.1mA/V 2如果I D =0.2mA 0.2m=21⨯0.1m ⨯(V gs -1)2 V gs =3V V DSm in =V gs -V th =2V 如果I D =0.8mA 0.8m=21⨯0.1m ⨯(V gs -1)2 V gs =5V V DSm in =V gs -V th =4V 7. 由NMOS 构成的反相放大器，其负载电阻R d 为20 kΩ。