变模计数器
基于FPGA的自动变模全数字锁相环的设计
基于FPGA的自动变模全数字锁相环的设计甘国妹;曹江亮;于丞琳【摘要】为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D 边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus II和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动态稳定,只在较小的相位差之间来回摆动,该设计可有效地克服环路捕捉时间与抗噪声性能的矛盾.【期刊名称】《玉林师范学院学报》【年(卷),期】2018(039)005【总页数】6页(P35-40)【关键词】全数字锁相环;自动变模控制;FPGA【作者】甘国妹;曹江亮;于丞琳【作者单位】玉林师范学院电子与通信工程学院,广西玉林 537000;玉林师范学院电子与通信工程学院,广西玉林 537000;玉林师范学院电子与通信工程学院,广西玉林 537000【正文语种】中文【中图分类】TN06锁相环是大部分电子线路的核心功能模块，其可迅速且精准地获得电网的频率和相位信息，以确保其对电力系统的控制以及保证其可靠稳定运行［1-3］．锁相环分为软件锁相环和硬件锁相环，其中硬件锁相环具有实现简单、成本低的优点，而全数字锁相环（All Digital Phase-Locked Loop，ADPLL）可靠性高、性能更稳定、更有利于集成［4-6］．传统的ADPLL固定模分频，环路滤波器为比例结构，存在锁相速度慢，锁相范围窄的缺点［7］．文献［8］采用FPGA实现改进型全数字锁相环的片上系统设计，但必须保证逆变器工作在谐振频率点附近，才能避免失锁；文献［9］采用比例积分结构的环路滤波器消除了锁相误差，但该锁相环必须采用较高的时钟频率来实现．本文利用双D边沿鉴相器和随机徘徊序列滤波器，设计了一种自动变模的全数字锁相环系统，通过对滤波器的模数K进行自动调节，不断输出carry或borrow脉冲，消除相位抖动问题，大大提高了锁相速度，对于跟踪信号，当起始相位误差约为最大值180°时，在少于10个输入信号周期系统就可快速而准确的锁定．1 数字锁相环的工作原理数字锁相环主要由数字鉴相器（Digital Phase Discriminator，DPD）、数字环路滤波器（Digital Loop Filter，DLF）、可控振荡器（Digital Controlled Oscillator，DCO）和N倍分频器组成，各部件是由数字电路实现的．数字锁相环的基本结构框图如图1所示．图1 数字锁相环原理框图Fig.1 Block diagram of the digital phase-locked loop图1 构成了一个反馈回路，当输入信号和锁相信号同频同相后，环路滤波器将不再输出控制信号．此时数字锁相环处于稳定状态，输入信号的相位被锁定．2 全数字锁相环的实现本设计所用到的FPGA开发工具分别是Altera公司的Quartus II 11.0和Mentor 公司的ModelsimSE 10.1a2种软件开发工具．利用Verilog HDL语言［10］进行全数字锁相环的硬件电路的设计，再利用上述2种软件工具进行系统综合、仿真及验证．2.1 鉴相器模块鉴相器采用双D边沿型数字鉴相器（图2）．鉴相器模块updn反映的是输入信号和锁相环反馈信号的相位误差，ue反映的是和的超前滞后信息．图2 鉴相器模块Fig.2 The phase detector module2.2 自动变模控制器模块自动变模控制器的作用是根据量化过的updn信息，为环路滤波器提供K值（图3）．图3 自动变模控制器模块Fig.3 Automatic variable mode control module2.3 滤波器模块根据自动变模控制器［11］模块提供的值和鉴相器模块输出的ue进行自加或自减，并输出borrow或carry脉冲（图4）．图4 滤波器模块Fig.4 Filter module当ue输入为高电平时Count进行自减运算，当减至0溢出时输出borrow脉冲；当ue输入为低电平时Count进行自加运算，当加至溢出时，输出carry脉冲．2.4 振荡器模块振荡器模块根据输入的borrow或carry脉冲信号，对输出的脉冲序列idout减去或加上几个本地时钟脉冲，最后实现对全数字锁相环（ADPLL）的反馈信号即锁相信号的相位调整（图5）．图5 振荡器模块Fig.5 Oscillator module出现inc脉冲时，就在idout脉冲序列中加上1个时钟脉冲；当出现dec脉冲时，就在idout脉冲序列中减去1个时钟脉冲；当既无inc脉冲又无dec脉冲时，输出的idout脉冲序列为本地时钟二分频信号．3.5 N倍分频器模块N倍分频器模块的作用是对idout脉冲序列进行N倍分频，最终输出即锁相信号（图6）．图6 N倍分频器模块Fig.6 times the frequency divider module3 全数字锁相环的综合仿真和结果分析3.1 全数字锁相环的顶层设计利用双D边沿鉴相器和自动变模控制器相结合的方法，可很好地解决锁相环追踪速度较慢的问题．首先双D边沿鉴相器可提供其它鉴相器没有的相位差信息，这为自动变模控制器对相位差进行量化提供了便利的实行基础；在此基础上根据量化的相位差，可选择滤波器的k值，从而控制调相的速度和精度，使其可以很快进入锁定状态．综上可以得到全数字锁相环的顶层设计见图7．图7 全数字锁相环的顶层设计图Fig.7 Top-level alldigitalphase-locked loop design3.2 全数字锁相环的仿真和结果分析在利用Modelsim进行功能仿真的时候的频率设为50 kHz，分频器M值设为500，端口H始终设为高电平．i为相位差updn的量化值，carry和borrow为加和减脉冲的控制信号．由于DCO在没carry和borrow信号时输出的是本地时钟二分频信号，可得：由此可得仿真图（图8），其中，图8 a是锁相环进入快捕区的仿真波形，图8 b 是锁相环进入慢捕区的仿真波形，图8 c是锁相环进入锁相区的仿真波形．图8 仿真结果Fig.8 The simulation results从仿真的波形（图8）可见：当锁相环进入快捕区时，相位误差较大．相应的K值较小，相位可以得到很快的调节但精度不高；当锁相环进入慢捕区时，相位误差较小．相应的K值较大，相位调节得很慢但精度较高；经实验测得，锁相时间约为100 ms．3.3 结果分析该锁相环取=50 Hz，M=500，并设定与的初始相位差为π．由表1可见，其中K 变模可逆计数器的模数K，对全数字锁相环的锁定时间起关键作用．表1 K取不同值的仿真结果比较Tab.1 K different values of the simulation result of the comparison模数K 捕捉时间/（t/ms）同步误差快捕区慢捕区同步区25 211 25 24 23 25 211 27 26 25 25 211 211 211 211 53 2135 63 2714大小小小小进入锁相区DLF也是以K值进行连续计数，并不断输出carry或borrow脉冲．若想锁相环的状态更加稳定，可设置DLF的enable使能端口，从而控制carry或borrow脉冲的输出，消除相位抖动的问题．4 小结本设计采取了增设自动变模控制器功能模块的方法解决该问题．自动变模控制器根据鉴相器提供的updn相位误差信号，对其进行量化．再根据量化值的大小选区K 值，之后将其送入环路滤波器，环路滤波器根据变模控制器提供的K值进行工作．采用自动变模控制方式，既使锁相环既可缩短捕捉时间，又减少同步误差．当进入锁相区时，锁相环趋于动态稳定，只在较小的相位差之间来回摆动．其可有效地克服环路捕捉时间与抗噪声性能之间的矛盾．【参考文献】【相关文献】［1］吴厚航.FPGA快速入门.北京.北京航空航天大学出版社［M］，2013.［2］杨素行.模拟电子技术基础简明教程［M］.3版，高等教育出版社，2006.［3］姜志健，庄建军.基于FPGA的高精度频率设计与实现［J］.电子测量技术，2017，40（5）：41-46.［4］李朝阳.数字频率计的设计与实现［J］.电子测试，2017（14）：5-6.［5］王磊，宫爱妮.基于FPGA的等精度数字频率计［J］.数码世界，2017，6（4）：81-84.。
全数字锁相环的设计及分析
全数字锁相环的设计及分析蒲晓婷【摘要】提出了一种利用FPGA设计一阶全数字锁相环的方法.首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型.仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致.【期刊名称】《现代电子技术》【年(卷),期】2008(031)005【总页数】4页(P173-175,178)【关键词】全数字锁相环;FPGA;VHDL;数学模型【作者】蒲晓婷【作者单位】西安微电子技术研究所,陕西,西安,710075【正文语种】中文【中图分类】TN9141 引言锁相环[1]是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(All Digital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A/D及D/A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,可以采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL语言来设计专用芯片ASIC 和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SOC ，构成片内锁相环。
基于FPGA的数字锁相环的设计
目录第一章绪论...................................... 错误!未定义书签。
1.1锁相环技术的发展及研究现状................................................... 错误!未定义书签。
1.2课题研究意义 .............................................................................. 错误!未定义书签。
1.3本课题的设计内容....................................................................... 错误!未定义书签。
第二章 FPGA的设计基础............................. 错误!未定义书签。
2.1硬件设计语言－Verilog HDL..................................................... 错误!未定义书签。
2.2 FPGA的设计流程 ......................................................................... 错误!未定义书签。
第三章锁相环的原理. (2)3.1全数字锁相环基本结构 (3)3.2全数字锁相环的工作原理 (4)第四章数字锁相环的设计 (5)4.1基于FPGA的数字锁相环总体设计方案 (5)4.2数字鉴相器的设计 (6)4.3 K变模可逆计数器的设计 (7)4.4脉冲加减器的设计 (10)4.5 N分频器的设计 (12)第五章实验仿真与调试 (14)5.1数字锁相环的仿真 (14)5.2数字锁相环的系统实验 (15)结束语 (19)参考文献 (20)附录 (21)第一章锁相环的原理许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
《数字电路-分析与设计》1--10章习题及解答(部分)_北京理工大学出版社
6-17先分别将‘290接为8421和5421计数器，再分别用M-1=6(QDQCQBQA=0110)8421和(QAQDQCQB=1001)5421置位即可，应特别注意高低位的顺序。波形图和状态图略。
低电平噪声容限：
甲的关门电平大，所以甲在输入低电平时的
抗干扰能力强。
3-6 试说明下列各种门电路中哪些可以将输出端并联使用（输入端的状态不一定相同）。
⑴ 具有推拉式输出级的TTL电路；
⑵ TTL电路的OCபைடு நூலகம்；
⑶ TTL电路的TS门；
⑷ 普通的CMOS门；
⑸ 漏极开路输出的CMOS门；
⑹ CMOS电路的TS门。
6-24应从RCO引出，此时不管分频比为多少，分频关系都是正确的。
6-25画出状态顺序表或状态图即可。
对于图（a），只要注意QB=0时预置，并且DCBA=QD110即可。
由状态图知，这是模6计数器。
对于图（b），只要注意QC=0时预置，并且DCBA=QD100即可。
由状态图知，这是模10计数器。
该电路设计巧妙，QD均为占空比为50%的方波。
3-5 有两个相同型号的TTL“与非”门，对它们进行测试的结果如下：
⑴ 甲的开门电平为1.4V，乙的开门电平为1.5V；
⑵ 甲的关门电平为1.0V，乙的关门电平为0.9V。
试问在输入相同高电平时，哪个抗干扰能力强？在输入相同的低电平时，哪个抗干扰能力强？
解：高电平噪声容限：
甲的开门电平小，所以甲在输入高电平时的抗干扰能力强；
数字锁相环设计
引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
CC2530定时器1的原理与编程
CH4IF CH3IF CH2IF CH1IF CH0IF
复位 00 0
0 0 0 0 0
R/W R0 R/W0
R/W0 R/W0 R/W0 R/W0 R/W0
描述
保留
定时器1计数器溢出中断标志。当计数器在自由运行 或模计数器模式下达到最终计数值时设置，当在正/ 倒计数模式下达到零时倒计数。写1没影响。
1.定时器1初始化
void Initial(void)
{ EA=1； T1IE=1； //用T1来做实验 128分频;自动运行模式(0x0000->0xffff);
T1CTL = 0x0d;
}
2.时钟初始化
void InitClock(void) {
CLKCONCMD &= ~(1<<6); /*选择32MHz晶振*/
LED1 = 1;
}
4.头文件、宏定义
#include <ioCC2530.h> #define uint unsigned int #define uchar unsigned char #define LED1 P1_0 uint counter=0;//统计溢出次数
定时器1
5.主函数、中断服务程序
一、定时器1 IRCON中断标志寄存器如下：
无中断未决：无中断信号给CPU 中断未决：有中断信号给CPU
位 名称 7 STIF
复位 0
R/W R/W
描述 睡眠定时器中断标志 0：无中断未决
1：中断未决
6 --
0
R/W 必须写为0，写入1总是使能中断源。
5 P0IF
0
R/W 端口0中断标志 0：无中断未决 1：中断未决
一种自动变模控制的宽频带全数字锁相环
一种自动变模控制的宽频带全数字锁相环作者：朱立军,单长虹,李勇来源：《现代电子技术》2009年第20期摘要:针对传统的全数字锁相环只能锁定已知信号和锁频范围较小的问题,提出了一种自动变模控制的宽频带全数字锁相环。
对比分析了各类全数字锁相环锁频、锁相的工作机理,提出了一种新的系统模型,重点研究了快速锁定和频带拓宽的原理及实现方法。
应用EDA技术完成系统设计,并进行计算机仿真。
仿真结果证实了该设计具有快的锁定速度、宽的锁频范围、并能快速跟踪频率突变的输入信号。
该锁相环通用性强,易于集成,可作为IP核用于SoC的设计。
关键词:全数字锁相环;鉴频器;自动变模;宽频带中图分类号:TN402文献标识码:A文章编号:1004-373X(2009)20-011-03Automatic Modulus Controlled All Digital Phase Locked Loop with Large Lock-in RangeZHU Lijun,SHAN Changhong,LI Yong(College of Electronic Engineering,Nanhuan University,Hengyang,421001,China)Abstract:An automatic modulus controlled all digital phase locked loop with large lock-in range is proposed for solving problems that the traditional ADPLL only can lock a known signal and lock-in range is narrow.By comparing and analysing all sorts of frequency and phase locking mechinaisims respectively shown in different conventional all digital phase-locked loop systems,a novel system model is proposed.The principle and method of implementation about fast locked and widen bandwith are introduced emphasely.The whole system is designed by using EDA technology,and simulated by using computer.It makes sure from the simulation results that the design method has fast phase-locked speed and wide frequency-locked range,and the phase locked loop can track the input signal quckly when a jump of the input signal frequency occurs.The PLL is characteristic of excellent adpation,it is prone to system integration and thus can be packed as an IP core for SoC application.Keywords:all digital phase locked loop;frequency detector;automatic modulus control;large lock-in rang目前数字锁相环在数字通信、雷达、无线电电子学、仪表仪器、高速计算机及导航系统中得到了广泛的应用[1,2]。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
《数字电子技术基础》大作业
专业班级
学号
学生姓名
学院自动化学院
任课教师华剑
2016 年 6 月10 日
1.实验目的：
设计一个变模计数器，要求：
1、当x=0时，实现7进制加计数器；
2、当x=1时，实现5进制加计数器。
2.实验器材：
74LS160一片；一个三输入与非门，一个二输入或门；仿真软件。
3.设计思路：
5、7进制一般应用清零或者置零实现，通过比较这里我选用异步清零法，74LS160芯片。
X为控制信号，X为低电位（0）时，为5进制；X为高电平（1）时，为7进制。
5进制（000→001→010→011→100→000）反馈信号如图1；
7进制（000→001→010→011→100→101→110→000）反馈信号如图2：
图1 图2
从图中不难发现5(101)进制与7（111）进制的反馈差别在于是否有QB.因此我们就可以设计一个逻辑电路当X=0反馈信号中有QB；X=1反馈信号中没有QB。
列出真值表：
即F=X+QB;
L=QC*QA*F=QC*QA*（X+QB）(L为反馈信号)。
4.电路仿真
74LS160引脚图和真值表：
仿真原理图如下（开关接上为高，接下为低）：
经过仿真检验，实验原理图正确且能实现功能，仿真截屏如下：
5.参考资料：
清华大学出版社---------------------------------------------《数字电子技术基础》。