变模计数器
基于FPGA的自动变模全数字锁相环的设计
基于FPGA的自动变模全数字锁相环的设计甘国妹;曹江亮;于丞琳【摘要】为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D 边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus II和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动态稳定,只在较小的相位差之间来回摆动,该设计可有效地克服环路捕捉时间与抗噪声性能的矛盾.【期刊名称】《玉林师范学院学报》【年(卷),期】2018(039)005【总页数】6页(P35-40)【关键词】全数字锁相环;自动变模控制;FPGA【作者】甘国妹;曹江亮;于丞琳【作者单位】玉林师范学院电子与通信工程学院,广西玉林 537000;玉林师范学院电子与通信工程学院,广西玉林 537000;玉林师范学院电子与通信工程学院,广西玉林 537000【正文语种】中文【中图分类】TN06锁相环是大部分电子线路的核心功能模块，其可迅速且精准地获得电网的频率和相位信息，以确保其对电力系统的控制以及保证其可靠稳定运行［1-3］．锁相环分为软件锁相环和硬件锁相环，其中硬件锁相环具有实现简单、成本低的优点，而全数字锁相环（All Digital Phase-Locked Loop，ADPLL）可靠性高、性能更稳定、更有利于集成［4-6］．传统的ADPLL固定模分频，环路滤波器为比例结构，存在锁相速度慢，锁相范围窄的缺点［7］．文献［8］采用FPGA实现改进型全数字锁相环的片上系统设计，但必须保证逆变器工作在谐振频率点附近，才能避免失锁；文献［9］采用比例积分结构的环路滤波器消除了锁相误差，但该锁相环必须采用较高的时钟频率来实现．本文利用双D边沿鉴相器和随机徘徊序列滤波器，设计了一种自动变模的全数字锁相环系统，通过对滤波器的模数K进行自动调节，不断输出carry或borrow脉冲，消除相位抖动问题，大大提高了锁相速度，对于跟踪信号，当起始相位误差约为最大值180°时，在少于10个输入信号周期系统就可快速而准确的锁定．1 数字锁相环的工作原理数字锁相环主要由数字鉴相器（Digital Phase Discriminator，DPD）、数字环路滤波器（Digital Loop Filter，DLF）、可控振荡器（Digital Controlled Oscillator，DCO）和N倍分频器组成，各部件是由数字电路实现的．数字锁相环的基本结构框图如图1所示．图1 数字锁相环原理框图Fig.1 Block diagram of the digital phase-locked loop图1 构成了一个反馈回路，当输入信号和锁相信号同频同相后，环路滤波器将不再输出控制信号．此时数字锁相环处于稳定状态，输入信号的相位被锁定．2 全数字锁相环的实现本设计所用到的FPGA开发工具分别是Altera公司的Quartus II 11.0和Mentor 公司的ModelsimSE 10.1a2种软件开发工具．利用Verilog HDL语言［10］进行全数字锁相环的硬件电路的设计，再利用上述2种软件工具进行系统综合、仿真及验证．2.1 鉴相器模块鉴相器采用双D边沿型数字鉴相器（图2）．鉴相器模块updn反映的是输入信号和锁相环反馈信号的相位误差，ue反映的是和的超前滞后信息．图2 鉴相器模块Fig.2 The phase detector module2.2 自动变模控制器模块自动变模控制器的作用是根据量化过的updn信息，为环路滤波器提供K值（图3）．图3 自动变模控制器模块Fig.3 Automatic variable mode control module2.3 滤波器模块根据自动变模控制器［11］模块提供的值和鉴相器模块输出的ue进行自加或自减，并输出borrow或carry脉冲（图4）．图4 滤波器模块Fig.4 Filter module当ue输入为高电平时Count进行自减运算，当减至0溢出时输出borrow脉冲；当ue输入为低电平时Count进行自加运算，当加至溢出时，输出carry脉冲．2.4 振荡器模块振荡器模块根据输入的borrow或carry脉冲信号，对输出的脉冲序列idout减去或加上几个本地时钟脉冲，最后实现对全数字锁相环（ADPLL）的反馈信号即锁相信号的相位调整（图5）．图5 振荡器模块Fig.5 Oscillator module出现inc脉冲时，就在idout脉冲序列中加上1个时钟脉冲；当出现dec脉冲时，就在idout脉冲序列中减去1个时钟脉冲；当既无inc脉冲又无dec脉冲时，输出的idout脉冲序列为本地时钟二分频信号．3.5 N倍分频器模块N倍分频器模块的作用是对idout脉冲序列进行N倍分频，最终输出即锁相信号（图6）．图6 N倍分频器模块Fig.6 times the frequency divider module3 全数字锁相环的综合仿真和结果分析3.1 全数字锁相环的顶层设计利用双D边沿鉴相器和自动变模控制器相结合的方法，可很好地解决锁相环追踪速度较慢的问题．首先双D边沿鉴相器可提供其它鉴相器没有的相位差信息，这为自动变模控制器对相位差进行量化提供了便利的实行基础；在此基础上根据量化的相位差，可选择滤波器的k值，从而控制调相的速度和精度，使其可以很快进入锁定状态．综上可以得到全数字锁相环的顶层设计见图7．图7 全数字锁相环的顶层设计图Fig.7 Top-level alldigitalphase-locked loop design3.2 全数字锁相环的仿真和结果分析在利用Modelsim进行功能仿真的时候的频率设为50 kHz，分频器M值设为500，端口H始终设为高电平．i为相位差updn的量化值，carry和borrow为加和减脉冲的控制信号．由于DCO在没carry和borrow信号时输出的是本地时钟二分频信号，可得：由此可得仿真图（图8），其中，图8 a是锁相环进入快捕区的仿真波形，图8 b 是锁相环进入慢捕区的仿真波形，图8 c是锁相环进入锁相区的仿真波形．图8 仿真结果Fig.8 The simulation results从仿真的波形（图8）可见：当锁相环进入快捕区时，相位误差较大．相应的K值较小，相位可以得到很快的调节但精度不高；当锁相环进入慢捕区时，相位误差较小．相应的K值较大，相位调节得很慢但精度较高；经实验测得，锁相时间约为100 ms．3.3 结果分析该锁相环取=50 Hz，M=500，并设定与的初始相位差为π．由表1可见，其中K 变模可逆计数器的模数K，对全数字锁相环的锁定时间起关键作用．表1 K取不同值的仿真结果比较Tab.1 K different values of the simulation result of the comparison模数K 捕捉时间/（t/ms）同步误差快捕区慢捕区同步区25 211 25 24 23 25 211 27 26 25 25 211 211 211 211 53 2135 63 2714大小小小小进入锁相区DLF也是以K值进行连续计数，并不断输出carry或borrow脉冲．若想锁相环的状态更加稳定，可设置DLF的enable使能端口，从而控制carry或borrow脉冲的输出，消除相位抖动的问题．4 小结本设计采取了增设自动变模控制器功能模块的方法解决该问题．自动变模控制器根据鉴相器提供的updn相位误差信号，对其进行量化．再根据量化值的大小选区K 值，之后将其送入环路滤波器，环路滤波器根据变模控制器提供的K值进行工作．采用自动变模控制方式，既使锁相环既可缩短捕捉时间，又减少同步误差．当进入锁相区时，锁相环趋于动态稳定，只在较小的相位差之间来回摆动．其可有效地克服环路捕捉时间与抗噪声性能之间的矛盾．【参考文献】【相关文献】［1］吴厚航.FPGA快速入门.北京.北京航空航天大学出版社［M］，2013.［2］杨素行.模拟电子技术基础简明教程［M］.3版，高等教育出版社，2006.［3］姜志健，庄建军.基于FPGA的高精度频率设计与实现［J］.电子测量技术，2017，40（5）：41-46.［4］李朝阳.数字频率计的设计与实现［J］.电子测试，2017（14）：5-6.［5］王磊，宫爱妮.基于FPGA的等精度数字频率计［J］.数码世界，2017，6（4）：81-84.。
四进制二位设计模7计数计数器
四进制是一种基于4个数字的计数系统，数字分别是0、1、2、3。
一个二位的四进制计数器可以用来计数从00到33的所有数字。
在设计一个四进制二位计数计数器时，我们可以使用两个触发器和逻辑门来实现。
下面是一种可能的设计：
设计一个触发器，可以存储一个四进制位的值。
这可以是一个D触发器，它有一个数据输入（D）和一个时钟输入（CLK），以及一个输出（Q）。
连接两个触发器，形成一个二位计数器。
将第一个触发器的时钟输入（CLK）连接到一个时钟源或计时器。
将第一个触发器的输出（Q）连接到第二个触发器的数据输入（D）。
这样，第二个触发器将根据第一个触发器的输出进行更新。
为了实现计数逻辑，我们需要使用逻辑门。
使用与门和非门来生成适当的时钟信号和数据输入信号，以实现四进制计数。
以下是逻辑门的连接：
将第一个触发器的输出（Q）连接到一个与门的一个输入。
将第一个触发器的输出（Q）连接到一个非门。
将非门的输出连接到另一个与门的一个输入。
将时钟源或计时器连接到另一个与门的一个输入。
将第二个触发器的时钟输入（CLK）连接到与门的输出。
这个逻辑电路的作用是：当第一个触发器的输出为3时，它会激活非门，使得与门的输出为1，将时钟信号传递给第二个触发器，使其计数。
否则，与门的输出为0，第二个触发器的时钟输入保持不变，不进行计数。
这样，当时钟源或计时器的时钟信号输入到该电路时，二位四进制计数器将以顺序计数的方式显示从00到33的数字。
全数字锁相环的设计及分析
全数字锁相环的设计及分析蒲晓婷【摘要】提出了一种利用FPGA设计一阶全数字锁相环的方法.首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型.仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致.【期刊名称】《现代电子技术》【年(卷),期】2008(031)005【总页数】4页(P173-175,178)【关键词】全数字锁相环;FPGA;VHDL;数学模型【作者】蒲晓婷【作者单位】西安微电子技术研究所,陕西,西安,710075【正文语种】中文【中图分类】TN9141 引言锁相环[1]是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(All Digital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A/D及D/A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,可以采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL语言来设计专用芯片ASIC 和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SOC ，构成片内锁相环。
全数字锁相环设计1
全数字锁相环设计1全数字锁相环设计锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
计数器
此上升沿使十位的74LS192(2)从0000开始计数 直到第100 此上升沿使十位的74LS192(2)从0000开始计数,直到第100 开始计数, CP脉冲作用后 计数器由1001 1001恢复为 脉冲作用后, 恢复为0000 0000, 个CP脉冲作用后,计数器由1001 1001恢复为0000 0000,完成 一次计数循环. 一次计数循环.
▲ 二—五—十进制计数器74LS90 十进制计数器74LS90
二进制计数器:FF0构成一个二进制计数器; 构成一个二进制计数器; 二进制计数器: 五进制计数器: 异步计数器(五进制计数器) 五进制计数器:FF1,FF2,FF3构成模 5异步计数器(五进制计数器); 8421码异步十进制计数器:时钟脉冲接CP 8421码异步十进制计数器:时钟脉冲接CP0 ,CP1端与Q0端相连. 端与Q 端相连. 码异步十进制计数器 5421码异步十进制计数器:时钟脉冲接CP 5421码异步十进制计数器:时钟脉冲接CP1 ,CP0端与Q3端相连. 端与Q 端相连. 码异步十进制计数器 74LS90又称为 74LS90又称为二—五—十进制计数器. 又称为二 进制计数器.
Q3 Q2 Q1 Q0
0 0 0 0 0 0 0 0 1 0 0 1 计 数 计 数 计 数 计 数
▲ 引脚功能说明 S1, S2:S1 S2 = 1时,计数器置"9",即被置成1001状态,与CP无关.且优 先 时 计数器置" ,即被置成 状态, 无关. 状态 无关 , 级别最高. 级别最高. RD1 RD2:当S1 S2 = 0时,RD1 RD2 = 1计数器清零. 计数器清零. 时 计数器清零 Q3Q2Q1Q0:输出端 CP0, CP1:双时钟输入端
0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0
数字锁相环设计
引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
基于FPGA的模可变16进制加法器的设计
课程设计任务书学生姓名：兰翔专业班级：电子科学与技术2班指导教师：葛华工作单位：信息工程学院题目:模可变16位加法计数器设计初始条件：QuartusII6.0，微机要求完成的主要任务:深入学习Verilog HDL语言与FPGA理论知识。
利用QuartusII强大的硬件语言处理功能，数字电路仿真功能以及波形处理功能，实现模可变16位加法计数器设计。
1.利用Verilog HDL语言描述计数器功能；2.用QuartusII对Verilog HDL语言进行仿真；3. 撰写《EDA技术应用实践》课程设计说明书。
时间安排：学习Verilog HDL语言的概况第1天学习Verilog HDL语言的基本知识第2、3天学习QuartusII的应用环境，仿真功能。
第4、5天课程设计第6-9天答辩第10天指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)A BSTRACT.......................................................... I I1.设计任务 (1)1.1初始条件 (1)1.2课题要求 (1)1.3设计要求 (1)2.Q UARTUS II简介 (2)3.课题内容 (3)3.1 总体框图 (3)3.2 各部分功能 (3)3.2.1按键触发 (3)3.2.2 LED显示部分 (5)3.2.3计数部分 (6)4.心得体会 (8)参考文献 (9)附录一V ERILOG HDL原程序 (10)附录二总原理图 (15)摘要FPGA（Field Programmable Gate Array）即“现场可编程门阵列”是应着当代微电子技术迅猛发展而产生的一种技术，到现在为止，已经存在了27年。
由于其电路执行速度快、上市时间短、成本低廉、可靠性高、易于维护升级而被人们所青睐，目前已经广泛用于通信、信号处理、嵌入式处理器、图形处理和工业控制的领域。
本次课设就是在Altera公司的FPGA设计平台QuartusII上进行的计数器设计。
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数字电路课程设计报告
——变模计数器
课程设计任务书
一﹑题目：16进制计数器, 计数器的计数模值可变，计数模M从2~16变化，用多路开关控制M的选择。
原始条件：该系统由计数模值设置开关电路、变模控制模块、16进制计数器、显示驱动电路构成。
二、要求完成设计的主要任务如下：（变模计数器输出状态表如表2-1所示。
电路设计框图如图2-1所示。
）
图2-1变模计数器设计框图
一、实验目的
1、设计变模计数器，掌握变模计数器的设计方法，实现二~十六进
制之间的转换。
2、掌握中规模集成计数器74LS85的逻辑功能和使用方法
3、计数器的计数模M值可变，多路开关控制M的选择
二、设计理念
变模开关控制电路：
设置三个开关来控制切换A、B、C三个输入端，就可以实现001到111的进制实现功能。
变模控制电路：
计数器四位输出送4-16译码器，译码器输出接16选1数据选择器，数
据选择器控制端接模设置开关电路（拨码开关）。
显示驱动电路：
计数器输出送显示译码器，再送4段LED显示器。
三、实验原理
通过161计数器计数输出送给4-16译码器，再送给选择器，最后显示驱动。
通过计数器的计数模值可变，计数模M从2~16变化，用多路控
制M的选择。
根据变模计数器的引脚图，电路图（如下图所示）。
进行变模计数器的设计。
四、实验设备
74LS85 一个
74LS161 一个
74LS00 一个
导线若干
面包板一个
电路板一个
电源线一个
五、实验内容
（1）电路图：
手绘电路图（2）各芯片的引脚图
74LS00引脚图
74LS85引脚图
74LS161引脚图（3）仿真电路图
六、实验心得
本次课程设计是一次典型的逻辑电路设计实验，在实验过程中主要利用到逻辑电路设计的思想按照步骤按部就班的进行实验。
本次的实验创新之处在于通过芯片上的
输出,来实现变模计数器的功能。
因为本次设计为计数器，故在设计的过程中先画出基本电路图，再根据基本电路图在画出仿真的电路图看是否实现所要求的任务。
本次实验的精髓部分在于变模过程，实验中经过反复的研究发现，如果实验完全依
赖于或门、非门，这样使电路异常的繁琐，所以，在设计的过程中，我们引入或门电路，控制电路输出，用非门控制高位输出还是低位输出。
经过一周的电子技术基础课程设计，有很多的心得体会，有关于电子技术学习方面的，也有关于做事的方法，学习的方法的。
通过这次设计课，加强了我动手，思考和解决问题的能力。
我觉得做课程设计的同时
也是对课本知识的巩固和加强，由于课本知识太多，平时的课件学习不能很好地理解
和运用各个元器件的功能，而且考试的内容有限，所以在这次课程设计中，我了解了
很多元器件的功能，并对其在电路中的应用有个更多地了解。
通过这次课程设计我也
懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理
论知识和实践相结合起来，从理论中得出结论，才能真正的为社会服务，从而提高自
己的动手能力和独立思考能力。
在设计中遇到的问题，可以说是困难重重，这毕竟是我第一次做电子课程设计，难
免会遇到很多的问题，同时在设计过程中发现了自己很多的的不足之处，对以前学的
知识理解的更加深刻。
此次课程设计，学到了很多课内学不到的东西，比如独立思考
解决问题，出现差错的随机应变，不同的差错有不同的解决方法，要灵活运用，和与
人合作的共同提高，团队合作是成功的必要条件，在完成项目的过程中，彼此除了要
认真完成自己的那部分以外，还要团结一致构造整个项目，这样才会使项目实现的更
快更理想。
很多方面都让我都受益匪浅，围巾后的学习也打下了良好的基础，自己也
能扛得起并高质量的完成项目。
同时在此感谢老师的细心指导和同学的无私帮助。
七、参考文献
[1]臧春华.电子线路设计与应用[M].北京:高等教育出版社,2005.
[2]邱关源罗先觉.电路（第五版）[M].北京：高等教育出版社，2006.
[3]阎石．《数字电子技术基础（第五版[M]）》。
北京：清华大学出版社，2006.5。