加法器实验报告

加法器实验报告
加法器实验报告

实验三加法器的设计与仿真

一、实验目的

熟悉quartus ⅱ仿真软件的基本操作,用逻辑图和vhdl语言设计加法器并验证。

二、实验内容

1、熟悉quartus ⅱ软件的基本操作,了解各种设计输入方法(原理图设计、文本设计、

波形设计)

2、用逻辑图和vhdl语言设计全加器并进行仿真验证;

3、用设计好的全加器组成串行加法器并进行仿真验证;

4、用逻辑图设计4位先行进位全加器并进行仿真验证;

三、实验原理

1. 全加器

全加器英文名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

用途:实现一位全加操作逻辑图

真值表

第 1 页共 7 页

利用与或门设计的全加器,它只能做一位的加法,先预想好它的功能,写出真值表,就可以根据这些来设计电路了。

2.四位串行加法器

逻辑图

利用全加器的组合实现4位串行加法器,全加器只能对一位进行操作,将每一位的结果传给下一位,就可以实现4位的加法器。

3.74283:4位先行进位全加器(4-bit full adder)

利用74283芯片实现的4位先行进位全加器比前两者功能更完善,它可以实现进位功能,这个自己设计难度比较大,可以参照74283的功能表加深对它的理解,

第 2 页共 7 页

按照如下的逻辑图实现进位全加器。

逻辑框图

逻辑功能表

注:1、输入信号和输出信号采用两位对折列表,节省表格占用的空间,如:[a1/a3]对应的列取值相同,结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一下。

2、c2是低两位相加产生的半进位,c4是高两位相加后产生的进位输出,c0是低位级加法器向本级加法器的进位输入。

四、实验方法与步骤

实验方法:

第 3 页共 7 页

采用基于fpga进行数字逻辑电路设计的方法。

采用的软件工具是quartusii软件仿真平台,采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。

实验步骤: ? 全加器

1、编写源代码。打开quartusⅱ软件平台,点击file中得new建立一个文件。编写的文件

名与实体名一致,点击file/save as以“.vhd”为扩展名存盘文件。vhdl设计源代码

如下:

数据流描述:

2、按照实验箱上fpga的芯片名更改编程芯片的设置。点击assign/device,选取芯片的类型,选择“altera的epf10k20ti144_4”

4、波形仿真及验证。在编译成功后,点击waveform开始设计波形。点击“insert the node”,按照程序所述插入节点,设置输入信号的波形,给予适当的信号激励,点击保存按钮保存。然后进行功能仿真,选择菜单processing->generate functional netlist命令产生功能仿真网表,选择菜单assignments-->setting下拉列表中选择simulator input ,在右侧的simulation mode下拉列表中选择functional,完成设置;选择菜单中的processing->start simulation启动功能仿真,然后查看波形报告中的结果第 4 页共 7 页

(2)编程下载及硬件测试:将实验板连接都电脑上,选择tools-->programmer命令进入下载窗口,单击start进行下载当process栏中出现100%则下载成功。 ? 4位串行加法器

1、新建一个工程,工程名与文件名相同,将全加器的vhd文件复制到该工程下,在工程中

打开,并产生bsf,以将全加器作为一个子模块在该工程中调用。

2、绘制逻辑图。打开quartusⅱ软件平台,点击file中得new建立一个文件,按照原理中

所述的逻辑图进行连接,点击file/save as以“.bdf”为扩展名存盘文件。 3、进行全编译。

【注】:后面的步骤与全加器相同,这里不再赘述。 ? 4位先行进位全加器

1、绘制逻辑图。打开quartusⅱ软件平台,点击file中得new建立一个文件,按照原理

中所述的逻辑图进行连接,点击file/save as以“.bdf”为扩展名存盘文件。 2、进行全编译。

【注】:后面的步骤与全加器相同,这里不再赘述

五、实验结果与分析

? 全加器 1、编译过程 a)编译过程、调试结果

首先是选择processing-->analyze current file命令进行语法检查

然后选择processing-->start-->start analysis&synthesis命令进行综合分析

b)结果分析及结论:代码的书写、结构及逻辑都是正确的,编译成功。 2、功能仿真 a)功能仿真过程及仿真结果

功能仿真过程:点击processing→generate functional simulation netlist产生仿真网表,点击assignments→settings→simulator settings,在simulation mode下拉选项中选择functional,点击ok。点击processing→start simulation进行功能仿真。

第 5 页共 7 页篇二:加法器数电实验报告三

实验三加法器

一、实验目的

1、掌握用ssi器件实现全加器的方法。

2、掌握用msi组合逻辑器件实现全加器的方法。

3、掌握集成加法器的应用。

二、实验设备及器件

1、数字逻辑电路实验板1块

2、74hc(ls)00(四二输入与非门) 1片

3、74hc(ls)86(四二输入异或门) 1片

4、74hc(ls)153(双四选一数据选择器) 1片

5、74hc(ls)283(4位二进制全加器) 1

三、实验原理

组合逻辑电路是数字电路中最常见的逻辑电路之一。组合逻辑电路的特点,就是在任意

时刻电路的输出仅取决于该时刻的输入信号,而与信号作用前电路所处的状态无关。本实验

是根据给定的逻辑功能,设计出实现这些功能的组合逻辑电路。不考虑低位进位,只本位相

加,称半加。实现半加的电路,为半加器。考虑低位进位的加法称为全加。实现全加的电路,

为全加器。实现三个输入变量(一位二进制数)全加运算功能的电路称为1位全加器。实现

多位二进制数相加有串行多位加法和并行多位加法两种形式,其中比较简单的一种电路是采

用多个1位全加器并行相加,逐位进位的方式。实验用器件管脚介绍:

1、74hc(ls)00(四二输入与非门)管脚如下图所示。

2、74hc(ls)86(四二输入异或门)管脚如下图所示。

3、74hc(ls)153(双四选一数据选择器)管脚如下图所示

4、74hc(ls)283(4位二进制全加器)管脚如下图所示

四、实验内容与步骤

1、用门电路实现全加器(基本命题)

参照表达式si=a i ? bi ?ci ci+1 = ( a i ?bi )ci+a i bi其中为本位和,si 为

低位向本位的进位, ci+1为本位向高位进位,设计用与非门74hc(ls)00及异或门74hc(ls)86

实现1位全加器的实验电路图,搭接电路,用led显示其输出,并记录结果在下表:

1

2、依次由abc输入信号,观察led的工作情况并记录

注意:由于led是低电平有效,当输出0是灯亮,输出1时灯灭.

2、用数选器实现全加器(基本命题)

是否与设计功能一致。

注意:由于led是低电平有效,当输出0是灯亮,输出1时灯灭

3、用全加器实现代码转换电路(扩展命题)

设计用全加器74hc(ls)283实现8421码到余三码转换的实验电路图,搭接电路,用led

显示其输出,并记录结果在下表中。

b.依次由abc输入信号,观察led的工作情况并记录并与实验一中对比看逻辑功能是

否与设计功能一致。

注意:由于led是低电平有效,当输出0是灯亮,输出1时灯灭

五、实验总结

通过本次试验已经掌握门电路器件实现全加器的方法,并对集成加法器的应用有初步了

解,在实验过程中由于需要连接的线比较多,所以要格外小心。在实验一中需要经过反演规

则将异或逻辑表达式反演为或非式。实验二主要是用另一个方法实现全加器,注意数选器的

数据选择规律,输入的被选择项中最小项确定输出项

实验三注意到输入信号的顺序问题和输出信号接入led的顺序,否则信号灯的显示会与

理论不符。这时候不能急,重新确认一下输入和输出的信号是否对应

tips:这次试验学会了很多,首先万用表很万能,要习惯用万用表检测线路其次

做实验的正确方法是先画好电路图,按图接线,最后检测,所以元件问题根本不是问题,就

把他当个开关好了

最后做实验需要小心谨慎,思维敏捷。这个对万事都是准则。篇三:八位加法器的设计

实验报告

八位加法器的设计实验报告

学号: u200915272

班级:信息安全 0901

姓名:方浏洋

日期: 2011-5-2 目录

一、实验概

述 ............................................................................. .......................................... - 2 -

二、设计思

路 ............................................................................. .......................................... - 3 - 2.1 quartusⅱ中74181的功能分

析 ....................................................................... - 3 - 2.2 8位先行加法器的设

计 ............................................................................. ......... - 3 -

2.3 8位行波进位加法器的设

计 ..............................................................................

- 4 -

三、实验内

容 ............................................................................. .......................................... - 5 - 3.1 8位先行加法

器 ............................................................................. ..................... - 5 -

3.2 8位行波加法

器 ............................................................................. ..................... - 7 -

3.3 对先行进位和行波进位的时序分

析 ................................................................. - 9 -

四、心得体

会 ............................................................................. ........................................ - 11 - - 1 -

一、实验概述

利用eda软件分别设计一个先行进位和行波进位的8位加法器,分别对它们进行时序分

析,比较先行进位和行波进位在时间上的差异。

eda是电子设计自动化(electronic design automation)的缩写。在eda平台上,设

计者可以用硬件描述语言完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、

综合、优化、布局、布线和仿真,直至对特定目标芯片的适配编译、逻辑映射和编程下载等

工作。利用eda工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作

可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出ic版图或pcb版图

的整个过程的计算机上自动处理完成。

本次实验将利用目前在国内比较流行的eda软件工具quartusⅱ。quartusⅱ是altera

公司提供的fpga/cpld开发集成环境,界面友好,使用便捷,是最易用、易学的eda软件。

在quartusⅱ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程,

它提供了一种与结构无关的设计环境。借助它,设计者能方便地进行设计输入、快速处理和

器件编程。

实验中,我通过原理图输入的方法来设计输入,然后对其进行仿真,验证器件的正确性,

最后对其进行时序分析,比较两种进位加法器在时间上的差异。

- 2 -

二、设计思路

2.1 quartusⅱ中74181的功能分析

要求设计一个8位的加法器,为了方便,我采用了两个74181进行组合来实现8位加法

器的功能。在quartusⅱ中,74181元件的输入输出引脚与书上的略有不同。

图1示出了quartusⅱ的元件库中的74181方框图。

与书上的相比,它的a、b、f、p、g和a=b都是工作于负

操作数,那么,要进行算术加法运算,则s3s2s1s0=hllh,

m=l,cn=h。输入a3n、a2n、a1n、a0n、b3n、b2n、b1n、

b0n得到gn、pn、f0n、f1n、f2n、f3n、cn4。类似于正

操作数的74181,fn=an+bn,cn4的非为进位,gn为进位

产生函数,pn为进位传递函数。 2.2 8位先行加法器的设计

先行进位即高位进位和低位进位同时产生的进位。由于74181内部就是采取的先行进位,

因此,只需考虑两片74181之间的进位关系。

将操作数分成低4位和高4位,利用一片74181提供的低4位的进位传输输出pn和进位

发生输出gn来产生另一片的进位。则进位关系为:

c’=gn+c·pn 式中,c’对应高4位74181的初始进位,c对应低4位74181的初始进位,gn和pn对

应低4位74181的相应引脚。结构框图如下:

- 3 - 图 2 8位先行进位加法器

2.3 8位行波进位加法器的设计

行波进位也就是串行进位,每一位的进位都是由相邻的低位送来。实验中,采取用8个

一位全加器来实现。结构如图3所示:

图 3 8位行波进位加法器

可是,在元件库中没有一位全加器。那就需要先设计一个一位全加器。根据fa的本位和

及进位表达式:

si = ai?bi?ci-1

ci+1=aibi+(bi+ai)ci-1 做出一位全加器的逻辑电路图,通过quartusⅱ来生成元件,方便调用。最后,将

8个fa串行连接起来就成了8位行波进位加法器。

- 4 - 篇四:四位加法器实验报告

四位加法器实验报告

1.实验目的:

掌握组合逻辑电路的基本分析与设计方法;

理解半加器和全加器的工作原理并掌握利用全加器构成不同字长加法器的各种方法;学

习元件例化的方式进行硬件电路设计;

学会利用软件仿真实现对数字电路的逻辑功能进行验证和分析。

2.实验仪器:

数字逻辑实验箱

3.实验内容:

a. 设计实现逐次进位加法器,进行软件仿真并在实验平台上测试。

b. 设计实现超前进位加法器,进行软件仿真并在实验平台上测试。

c.使用vhdl自带加法运算实现一个4位全加器。

4.实验代码:

a. 逐次进位加法器:

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fdfa is

port(

a,b:in std_logic_vector(3 downto 0); ci:in std_logic;

s:out std_logic_vector(3 downto 0); co:out std_logic);

end entity; architecture struct of fdfa is port(

a,b,ci:in std_logic;

s,co:out std_logic);

signal c0,c1,c2:std_logic; begin

u0:fadder port map(a(0),b(0),ci,s(0),c0); u1:fadder port map(a(1),b(1),c0,s(1),c1); u2:fadder port map(a(2),b(2),c1,s(2),c2); u3:fadder port map(a(3),b(3),c2,s(3),co); end architecture struct; #定义串行加法器总体接口 #基于一位全加器

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fadder is

port(

a,b,ci:in std_logic;

s,co:out std_logic);

end entity; architecture func of fadder is begin

co<=(a and b) or (ci and ( a xor b));

s<=a xor b xor ci;

end architecture func;

b. 超前进位加法器:

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity lac is

port(

a,b:in std_logic_vector(3 downto 0); ci:in std_logic;

co:out std_logic;

s:out std_logic_vector(3 downto 0) );

end entity;

#定义一位全加器 #定义超前进位加法器总体接口

architecture struct of lac is signal wirep, wireg:std_logic_vector(3 downto 0); signal wirec:std_logic_vector(2 downto 0); port( ); ai,bi:in std_logic; c:in std_logic; si:out std_logic; pi:out

std_logic; gi:out std_logic #基于一位全加器

port( ); ci:in std_logic; p:in std_logic_vector(3 downto 0); g:in

std_logic_vector(3 downto 0); c:out std_logic_vector(3 downto 0) #ker总理进

位传递信号p与进位产生信号g,以及进位信号c begin u0:fadder port

map(ai=>a(0),bi=>b(0),c=>ci,si=>s(0),pi=>wirep(0),gi=>wireg(0)

); u1:fadder port

map(ai=>a(1),bi=>b(1),c=>wirec(0),si=>s(1),pi=>wirep(1),gi=>wi

reg(1)); u2:fadder port

map(ai=>a(2),bi=>b(2),c=>wirec(1),si=>s(2),pi=>wirep(2),gi=>wi

reg(2)); u3:fadder port

map(ai=>a(3),bi=>b(3),c=>wirec(2),si=>s(3),pi=>wirep(3),gi=>wi

reg(3)); l:ker port

map(ci=>ci,p(0)=>wirep(0),p(1)=>wirep(1),p(2)=>wirep(2),p(3)=>wir

ep(3),g(0)=>wireg(0),g(1)=>wireg(1),g(2)=>wireg(2),g(3)=>wireg(3),c(

0)=>wirec(0),c(1)=>wirec(1),c(2)=>wirec(2),c(3)=>co); end architecture struct; library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fadder is port( ai,bi:in std_logic;

c:in std_logic;

si:out std_logic;

gi:out std_logic

);

end entity; architecture func of fadder is begin

pi<=ai xor bi;

gi<=ai and bi;

si<=ai xor bi xor c;

end architecture func; library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ker is port( ci:in std_logic;

p:in std_logic_vector(3 downto 0); g:in std_logic_vector(3 downto 0); c:out

std_logic_vector(3 downto 0) ); #定义一位全加器 #定义ker篇五:加法器的基本原理

实验报告

一、实验目的

1、了解加法器的基本原理。掌握组合逻辑电路在quartus ⅱ中的图形输入方法及文本

输入方法。

2、学习和掌握半加器、全加器的工作和设计原理

3、熟悉eda工具quartus ii和modelsim的使用,能够熟练运用vrilog hdl语言在

quartus ii下进行工程开发、调试和仿真。

4、掌握半加器设计方法

5、掌握全加器的工作原理和使用方法

二、实验内容

1、建立一个project。

2、图形输入设计:要求用vhdl结构描述的方法设计一个半加器

3、进行编译,修改错误。

4、建立一个波形文件。(根据真值表)

5、对该vhdl程序进行功能仿真和时序仿真simulation

三、实验步骤

1、启动quartusⅱ

2、建立新工程 new project

3、设定项目保存路径\项目名称\顶层实体名称

4、建立新文件 blok diagram/schematic file

5、保存文件 file /save

6、原理图设计输入

元件符号放置通过edit_>symbol 插入元件或点击图标

元件复制

元件移动

元件转动

元件删除

元件之间连线(直接连接,引线连接)

7、保存原理图

8 、编译:顶层文件设置,project_>set as top_level

编译有两种:全编译包括分析与综合(analysis&synthesis)、适配(fitter)、编程

(assembler)时序分析(classical timing analysis)4个环节,而这4个环节各自对应

相应菜单命令,可单独发布执行也可以分步执行

9 、逻辑符号生成 file\creat/_update_>create symbol file forcurrent file

10 、仿真

建立仿真wenjian

添加需要的输入输出管脚

设置仿真时间

设置栅格的大小

设置输入信号的波形

保存文件,仿真

功能仿真:主要检查逻辑功能是否正确,功能仿真方法如下:

1tool/simulator tool,在simulator mode下选择 functional,在simulation input

栏中指定波形激励文件,单击gencrator functional simulator netist,生成功能仿真网表

文件。

四、实验现象

任务1 : 逻辑符号生成

任务2:采用基本逻辑门电路设计,异或设计半加器

任务3、全加器设计

逻辑符号:

原理图:

结果:

任务4、用半加器,设计全加器

五、实验体会

通过这次实验,初步熟悉了vhdl语言的原理图设计输入。

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用,了解设计的全过程, 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘,打开File—>New—>VHDL File,从模版中选择库的说明,use 语句的说明,实体的说明,结构体的说明,编写VHDL代码,然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚,从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图,打开File —>close关闭工程。 底层文件: LIBRARY ieee;

USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件: LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境,利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能(当然还有 0+0、0+1、1+0). 【实验原理】

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。 四位全加器 如图9所示,四位全加器是由半加器和一位全加器组建而成: 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目: 打开modelsim软件,进入集成开发环境,点击File→New project建立一

个工程项目adder_4bit。 建立文本编辑文件: 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目: 在verilog主页面下,选择Compile— Compile All或点击工具栏上的按钮启动编译,直到project出现status栏全勾,即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真,在跳出来的 start simulate框中选择work-test_adder_4bit测试模块,同时撤销Enable Optimisim前的勾,之后选择ok。 在sim-default框内右击选择test_adder_4bit,选择Add Wave,然后选择simulate-run-runall,观察波形,得出结论,仿真结束。 四位全加器 1、原理图设计 如图9所示,四位全加器是由半加器和一位全加器组建而成: 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图:

实验一 八位全加器的设计

电子科技大学电子工程学院标准实验报告(实验)课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表

实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程; 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法; 2.熟悉QuartusⅡ软件的使用及设计流程; 3.掌握全加器原理,能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根(已接好)、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器; 2、用图形方式构成一个八位全加器的顶层文件; 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理: 加法器是数字系统中的基本逻辑器件。例如:为了节省资源,减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明,4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样,多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图: 1)四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器,实现框图如下图所示,其中CSA为一位全加器。显然,对于这种方式,因高位运算必须要等低位进位来到后才能进行,因此它的延迟非常可观,高速运算肯定无法胜任。 通过对串行进位加法器研究可得:运算的延迟是由于进位的延迟。因此,减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见,将迭代关系去掉,则各位彼此独立,进位传播不复存在。因此,总的延迟是两级门的延迟,其高速也就自不待言。 2)八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下:

加法器实验报告文档2篇

加法器实验报告文档2篇 Adder experiment report document 编订:JinTai College

加法器实验报告文档2篇 小泰温馨提示:实验报告是把实验的目的、方法、过程、结果等记录下来,经过整理,写成的书面汇报。本文档根据实验报告内容要求展开说明,具有实践指导意义,便于学习和使用,本文下载后内容可随意修改调整及打印。 本文简要目录如下:【下载该文档后使用Word打开,按住键盘Ctrl键且鼠标单击目录内容即可跳转到对应篇章】 1、篇章1:加法器实验报告文档 2、篇章2:加法器的基本原理实验报告文档 篇章1:加法器实验报告文档 【实验名称】 【目的与要求】 1.掌握1位全加器的设计 2.学会1位加法器的扩展【实验内容】 1.设计1位全加器

2.将1位全加器扩展为4位全加器 3.使4位的全加器能做加减法运算 【操作步骤】 1.1位全加器的设计 (1)写出1位全加器的真值表 (2)根据真值表写出表达式并化简 (3)画出逻辑电路 (4)用quartusII进行功能仿真,检验逻辑电路是否正确,将仿真波形截图并粘贴于此 (5)如果电路设计正确,将该电路进行封装以用于下一个环节 2.将1位全加器扩展为4位全加器 (1)用1位全加器扩展为4位的全加器,画出电路图 (2)分别用两个4位补码的正数和负数验证加法器的正确性(注意这两 个数之和必须在4位补码的数的范围内,这两个数包括符号在内共4位),用quartusII进行功能仿真并对仿真结果进行截图。

3.将4位的全加器改进为可进行4位加法和减法的运算器 (1)在4位加法器的基础上,对电路进行修改,使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 (2)分别用两个4位补码的正数和负数验证该电路的正确性(注意两个 数之和必须在4位补码的数的范围内),用quartusII 进行功能仿真并对仿真结果进行截图。 【附录】 篇章2:加法器的基本原理实验报告文档【按住Ctrl键点此返回目录】 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum,与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件,使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件,使用四个构成串行进位加法器

4.超前进位加法器(4位) ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di(即Cpass),以及本位结果Sum ⑵进位链(Cmaker) 四位一组并行进位链,假设与或非门的级延迟时间为1.5ty,与非门的延迟时间为1ty,在di和ti产生之后,只需2.5ty就可产生所有全部进位

⑶超前进位加法器 将以上二者结合起来即可完成,A和B各位作为各个AddBlock的输入,低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件,实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快,部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少,超前进位加法链结构较复杂,所以优势没体现出来,反倒运作的更慢一点。当位数增加的时候,超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动,应该与“竞争冒险”出现的情况类似,门的延迟和路径 的不同导致了信号变化时到达的时间有先有后,因此在最终结果形成前出现了脉冲尖峰和低谷;另外也可能部分原因由于电路结构优化的不到位所致

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境,利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能(当然还有 0+0、0+1、1+0). 【实验原理】 全加器 除本位两个数相加外,还要加上从低位来的进位数,称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入,全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简单,但速度也较低。 四位全加器 如图9所示,四位全加器是由半加器和一位全加器组建而成: 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目: 打开modelsim软件,进入集成开发环境,点击File→New project建立一

FPGA一位全加器设计实验报告

题目:1位全加器的设计 一.实验目的 1.熟悉QUARTUSII软件的使用; 2.熟悉实验硬件平台的使用; 3.掌握利用层次结构描述法设计电路。 二.实验原理 由于一位全加器可由两个一位半加器与一个或门构成,首先设计半加器电路,将其打包为半加器模块;然后在顶层调用半加器模块组成全加器电路;最后将全加器电路编译下载到实验箱,其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入,并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察,sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三.实验步骤 1.在QUARTUSII软件下创建一工程,工程名为full_adder,芯片名为EP2C35F672C6; 2.新建Verilog语言文件,输入如下半加器Verilog语言源程序; module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为,进行功能仿真、时序仿真,验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file,创建半加器模块; 5.新建一原理图文件,在原理图中调用半加器、或门模块和输入,输出引脚,按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端,便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译,锁定引脚,然后分别进行功能与时序仿真,验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

八位加法器设计实验报告

实验四:8位加法器设计实验 1.实验目的:熟悉利用quartus原理图输入方法设计简单组合电路,掌握层次化设计方法。 2.实验原理:一个八位加法器可以由八个全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务:完成半加器,全加器,八位加法器设计,使用例化语句,并将其设计成一个原件符号入库,做好程序设计,编译,程序仿真。 1)编译成功的半加器程序: module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2)编译成功的全加器程序: module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3)编译成功的八位加法器程序: module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

加法器实验报告

加法器实验报告 篇一:加法器实验报告 实验 __一__ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 (1)写出1位全加器的真值表 (2)根据真值表写出表达式并化简 (3)画出逻辑电路 (4)用quartusII进行功能仿真,检验逻辑电路是否正确,将仿真波形截图并粘贴于此 (5)如果电路设计正确,将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 (1)用1位全加器扩展为4位的全加器,画出电路图

(2)分别用两个4位补码的正数和负数验证加法器的正确性(注意这两 个数之和必须在4位补码的数的范围内,这两个数包括符号在内共4位),用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 (1)在4位加法器的基础上,对电路进行修改,使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 (2)分别用两个4位补码的正数和负数验证该电路的正确性(注意两个 数之和必须在4位补码的数的范围内),用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二:加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用,能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告 学院:****** 专业:****** 班级:****** 姓名:Wang Ke qin 指导老师:****** 学号:****** 日期:2012-5-30

目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

8位全加器实验报告

实验1 原理图输入设计8位全加器 一、实验目的: 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路,掌握层次化设计的方法,并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明: 一个8位全加器可以由8个1位全加器构成,加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容: 1:完全按照本章第1节介绍的方法与流程,完成半加器和全加器的设计,包括原理图输入、编译、综合、适配、仿真。 2:建立一个更高的原理图设计层次,利用以上获得的1位全加器构成8位全加器,并完成编译、综合、适配、仿真和硬件测试。 四、实验环境: 计算机、QuartusII软件。 五、实验流程: 实验流程: 根据半加器工作原 理,建立电路并仿 真,并将元件封装。 ↓ 利用半加器构成一位 全加器,建立电路并 仿真,并将元件封 装。 ↓ 利用全加器构成8位全 加器,并完成编译、综 合、适配、仿真。 图1.1 实验流程图

六、实验步骤: 1.根据半加器工作原理建立电路并仿真,并将元件打包。(1)半加器原理图: 图1.2 半加器原理图(2)综合报告: 图1.3 综合报告: (3)功能仿真波形图4: 图1.4 功能仿真波形图

时序仿真波形图: 图1.5 时序仿真波形图 仿真结果分析:sout为和信号,当a=1,b=0或a=0,b=1时,和信号sout为1,否则为0.当a=b=1时,产生进位信号,及cout=1。 (4)时序仿真的延时情况: 图1.6 时序仿真的延时情况 (5)封装元件: 图1.7 元件封装图 2. 利用半加器构成一位全加器,建立电路并仿真,并将元件封装。 (1)全加器原理图如图: 图2.1 全加器原理图

加法器的基本原理实验报告

一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用,能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计:要求用VHDL结构描述的方法设计一个半加器 3、进行编译,修改错误。 4、建立一个波形文件。(根据真值表) 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径\项目名称\顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线(直接连接,引线连接) 7、保存原理图 8 、编译:顶层文件设置,PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种:全编译包括分析与综合(Analysis&Synthesis)、适配(Fitter)、编程(assembler)时序分析(Classical Timing Analysis)4个环节,而这4个环节各自对应相应菜单命令,可单独发布执行也可以分步执行

加法器及差分放大器项目实验报告

加法器及差分放大器项目实验报告 一、项目内容和要求 (一)、加法器 1、任务目的: (1)掌握运算放大器线性电路的设计方法; (2)理解运算放大器的工作原理; (3)掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容: 2.1 设计一个反相加法器电路,技术指标如下: (1)电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 (2)设计条件 电源电压Ec=±5V ; 负载阻抗Ω=K R L 1.5 (3)测试项目 A :输入信号V U V U i i 5.0,5.021±=±=,测试4种组合下的输出电压; B :输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号,测试两种输入组合情况下的输出电 压波形。 C :输入信号V U i 01=,改变2i U 的幅度,测量该加法器的动态范围。 D :输入信号V U i 01=,V U i 1,2为正弦波,改变正弦波的频率,从1kHz 逐渐增加,步长为 2kHz ,测量该加法器的幅频特性。 2.2 设计一个同相加法器电路,技术指标如下: (1)电路指标 运算关系:21i i O U U U +=。 (2)设计条件 电源电压Ec=±5V ; 负载阻抗Ω=K R L 1.5 (3)测试项目 A :输入信号V U V U i i 1,121±=±=,测试4种组合下的输出电压; B :输入信号V KHz U V U i i 1,1,121为正弦波±=信号,测试两种输入组合情况下的输出电压 波形。 (二)、差分放大器 1、任务目的: (1)掌握运算放大器线性电路的设计方法; (2)理解运算放大器的工作原理; (3)掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路,技术指标如下: (1)电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 (2)设计条件

加法器实验报告标准范本

编号:QC/RE-KA5914 加法器实验报告标准范本 The new situation in operation, especially the emergency, makes the information open and transparent by reporting the details, and then forms a closer cooperative relationship. (工作汇报示范文本) 编订:________________________ 审批:________________________ 工作单位:________________________

加法器实验报告标准范本 使用指南:本报告文件适合在为规范管理,让所有人员增强自身的执行力,避免自身发展与集体的工 作规划相违背,按固定模式形成日常报告进行上交最终实现及时更新进度,快速掌握所需了解情况的 效果。文件可用word任意修改,可根据自己的情况编辑。 篇一:加法器实验报告 实验__一__ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】

1. 1位全加器的设计 (1)写出1位全加器的真值表 (2)根据真值表写出表达式并化简 (3)画出逻辑电路 (4)用quartusII进行功能仿真,检验逻辑电路是否正确,将仿真波形截图并粘贴于此 (5)如果电路设计正确,将该电路进行封装以用于下一个环节2. 将1位全加器扩展为4位全加器 (1)用1位全加器扩展为4位的全加器,画出电路图 (2)分别用两个4位补码的正数和负数验证加法器的正确性(注意这两 个数之和必须在4位补码的数的范围

数电实验报告半加全加器

实验二 半加/减器与全加/减器 一、 实验目的: (1) 掌握全加器和半加器的逻辑功能。 (2) 熟悉集成加法器的使用方法。 (3) 了解算术运算电路的结构。 二、 实验设备: 1、 74LS00 (二输入端四与非门) 2、 74LS86 (二输入端四异或门) 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4¥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND (74LS86引脚图) 三、 实验原理: 两个二进制数相加,叫做半加,实现半加操作的电路,称为半加器。 A 表示 被加数,B 表示加数,S 表示半加和,Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加,并给出该位的进位信号以 及和。 四、 实验内容: 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 (一)半加器、半减器 M=0寸实现半加,M=1时实现半减,真值表如下: (74LS00引脚 )

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M (半加器图形符号) 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B(A二M)

(二)全加器、全减器 S CO C^BC i-1 ?(M 十 A )(B 十 C ) 、实验结果 半加器: S 二 AB AB = A 二 B C =B (A 二 M ) 全加器: S = A 二 B - C i-1 G 二GM C 2M CI B +/一

quarters加法器实验报告

加法器数字逻辑实验报告 一、实验目的 1.熟悉Quartus II软件的基本操作,了解各种设计方法(原理图设计、文本设计、波形设计) 2.用VHDL语言设计一个加法器。 3.用VHDL语言设计串行加法器、并行加法器。 二、实验内容 1、熟悉QuartusⅡ软件的基本操作,了解各种设计输入方法 (原理图设计、文本设计、波形设计) 2、用VHDL语言设计加法器、串行全加器、并行全加器,再利 用波形编辑区进行逻辑功能仿真,以此验证电路的逻辑功能 是否正确,最终在FPGA芯片上下载验证逻辑实现。三、实验原理 1.全加器 用途:实现一位全加操作 逻辑图 真值表 X Y CIN S COUT

0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序 数据流描述: 波形图

2.四位串行加法器逻辑图 波形图

3.74283:4位先行进位全加器(4-Bit Full Adder) 逻辑框图 逻辑功能表 注:1、输入信号和输出信号采用两位对折列表,节省表格占用的空间,如:[A1/A3]对应的列取值相同,结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位,C4是高两位相加后产

生的进位输出,C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤 实验方法: 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。 实验步骤: 1、建立工程project,并命名顶层文件为JFQ,按照实验箱上 FPGA的芯片名更改编程芯片的设置。操作是点击Assignment/Device,选取芯片的类型。选择“FLEX10K—— EPF10K20TI144_4” 2、编写VHDL源代码。打开QuartusⅡ软件平台,点击File中得 New建立一个VHDL文件。编写的文件名与实体名一致且为JFQ。VHDL如下:

8位全加器

目录 一、设计目的和要求 (1) 1.课程设计目的 (1) 2.课程设计的基本要求 (1) 3.课程设计类型 (1) 二、仪器和设备 (1) 三、设计过程 (1) 1.设计内容和要求 (1) 2.设计方法和开发步骤 (2) 3.设计思路 (2) 4.设计难点 (4) 四、设计结果与分析 (4) 1.思路问题以及测试结果失败分析 (4) 2.程序简要说明 (5) 五、心得体会 (9) 六、参考文献 (9)

一、设计目的和要求 1.课程设计目的 设计一个带进位的八位二进制加法计数器:要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器,并通过编译及时序仿真检查设计结果。 2.课程设计的基本要求 全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法,充分理解全加器的设计过程,掌握一位全加器的程序,熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。 课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。 3.课程设计类型 EDA课程设计 二、仪器和设备 PC机、MAX+plusⅡ10.2软件 三、设计过程 1.设计内容和要求 方法一: 1.原理图输入完成半加器和1位全加器的设计,并封装入库 2.层次化设计,建立顶层文件,由8个1位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真 方法二: 1. 原理图输入完成一个四位全加器的设计 2.层次化设计,建立顶层文件,由2个4位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真

2.设计方法和开发步骤 加法器是数字系统中的基本逻辑器件。例如:为了节省资源,减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明,4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样,多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。 因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器,后者设计为异步加法器。 3.设计思路 方法一:异步八位全加器 设计流程图如下: 图 1异步八位流程图

全加器实验报告

全加器设计实验报告 姓名: 班级: 学号:

实验目的: 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程,理解VHDL语言的结构级描述方法,学习元件例化语句的设计方法。 实验原理:一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计,再建立上层全加器设计文件,调用半加器和或门符号,连线完成原理图设计。 全加器可以用两个半加器和一个或门连接而成,在半加器描述的基础上,采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。 一.原理图 1.半加器 实验步骤 1.打开Quartus Ⅱ软件,选择新建命令,在新建对话框中选择原理图文件编辑输入项,完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标,将出现快捷菜单,选择其中的输入元件项insert symbol,按照所设计的电路,放置器件,排版,连线,完成设计后选择另存为命令,命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后,重复新建命令,开始进行全加器设计,在新建的原理图中,双击鼠标,在弹出的窗口中选择project选项,将之前存入的h_adder元件,放入原理图中。 2.全加器 实验步骤 1.新建工程,在新建的工程中建立VHDL语言编辑文件,在编辑窗口处,输入设计的半加器全加器程序。 2.将设计好程序进行编译,没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序,调试,验证程序是否合理。

二.程序

四位全加器实验报告

《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析(包括需求分析、整体设计思路、概要设计) 一个4位全加器可以由4个1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述: 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1)新建一个设计文件,使用原理图设计方法设计。 2)将所需元件全部调入原理图编辑窗,所需元件依次为:input 2个;output 2个;and2 1个;xnor 1个;not 1个。 3)依照下图连接好各元件

4)保存为h-adder将当前设计文件设置成工程文件。 5)编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成,因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成,首先采用基本逻辑门设计一位全加器,而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

加法器实验报告

实验三加法器的设计与仿真 一、实验目的 熟悉quartus ⅱ仿真软件的基本操作,用逻辑图和vhdl语言设计加法器并验证。 二、实验内容 1、熟悉quartus ⅱ软件的基本操作,了解各种设计输入方法(原理图设计、文本设计、 波形设计) 2、用逻辑图和vhdl语言设计全加器并进行仿真验证; 3、用设计好的全加器组成串行加法器并进行仿真验证; 4、用逻辑图设计4位先行进位全加器并进行仿真验证; 三、实验原理 1. 全加器 全加器英文名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 用途:实现一位全加操作逻辑图 真值表 第 1 页共 7 页 利用与或门设计的全加器,它只能做一位的加法,先预想好它的功能,写出真值表,就可以根据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器的组合实现4位串行加法器,全加器只能对一位进行操作,将每一位的结果传给下一位,就可以实现4位的加法器。 3.74283:4位先行进位全加器(4-bit full adder) 利用74283芯片实现的4位先行进位全加器比前两者功能更完善,它可以实现进位功能,这个自己设计难度比较大,可以参照74283的功能表加深对它的理解, 第 2 页共 7 页 按照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注:1、输入信号和输出信号采用两位对折列表,节省表格占用的空间,如:[a1/a3]对应的列取值相同,结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一下。 2、c2是低两位相加产生的半进位,c4是高两位相加后产生的进位输出,c0是低位级加法器向本级加法器的进位输入。 四、实验方法与步骤 实验方法: 第 3 页共 7 页 采用基于fpga进行数字逻辑电路设计的方法。 采用的软件工具是quartusii软件仿真平台,采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。 实验步骤: ? 全加器 1、编写源代码。打开quartusⅱ软件平台,点击file中得new建立一个文件。编写的文件 名与实体名一致,点击file/save as以“.vhd”为扩展名存盘文件。vhdl设计源代码

四位全加器

《计算机组成原理》 实验报告 题目:四位全加器的设计与实现 1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析(包括需求分析、整体设计思路、概要设计) 一个4位全加器可以由4个1位全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述: 5、详细设计 A) 半加器设计: 1)新建一个设计文件,使用原理图设计方法设计。 2)将所需元件全部调入原理图编辑窗,所需元件依次为:input 2个;output 2个;and2 1个;xnor 1个;not 1个。 3)依照下图连接好各元件 4)保存为h-adder将当前设计文件设置成工程文件。 5)编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成,因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成,首先采用基本逻辑门设计一位全加器,而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器(f-adder),其余为九个input元件;五个output 元件。、 4)编译通过。 6、实验结果与分析 1)建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2)设定仿真时间为60.0us。 3)运行仿真器得到下面波形图: 半加器:

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