重庆大学光电学院EDA复习试卷

EDA试卷一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。

A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。

A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。

A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。

A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_________。

A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现________。

A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。

A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;USE IEEE._____________.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;END CNT10;ARCHITECTURE bhv OF ______ ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)_______IF __________________ THEN -- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0'); -- 置零ELSEQ1 <= Q1 + 1 ; -- 加1END IF;END IF;END PROCESS ;__________END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT ( sel : ____ STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ____________;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4 CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11 BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29END CASE; -- 30 END PROCESS; -- 31 END one; -- 321.在程序中存在两处错误，试指出，并说明理由：2.修改相应行的程序：错误1 行号：程序改为：错误2 行号：程序改为：四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD IS BEGIN c <= NOT(a NAND b); d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;五、请按题中要求写出相应VHDL 程序1. 带计数使能的异步复位计数器输入端口：clk 时钟信号rst 异步复位信号 en 计数使能load 同步装载data（装载）数据输入，位宽为10输出端口： q 计数输出，位宽为10 2. 看下面原理图，写出相应VHDL 描述六、综合题下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双口RAM （adram ）。

控制器（control ）是一个状态机，完成AD574的控制，和adram 的写入操作。

Adram 是一个LPM_RAM_DP 单元，在wren 为’1’时允许写入数据。

试分别回答问题放大采样/保持AnalogIn信号预处理FPGA采集控制adram（lpm_ram_dp）ControlAD574CS ADData 12CE A0RC K12_8地址计数器CLKClkInc Cntclrwraddr10wrenrddata12rddata rdaddr10121STATUS下面列出了AD574的控制方式和控制时序图e ab yAD574逻辑控制真值表（X表示任意）CE CS RC K12_8 A0 工作状态0 X X X X 禁止X 1 X X X 禁止1 0 0 X 0 启动12位转换1 0 0 X 1 启动8位转换1 0 1 1 X 12位并行输出有效1 0 1 0 0 高8位并行输出有效1 0 1 0 1 低4位加上尾随4个0有效AD574工作时序：1.要求AD574工作在12位转换模式，K12_8、A0在control中如何设置2.试画出control的状态机的状态图3.对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲cntclr 计数器情零输出端口：rdaddr RAM读出地址，位宽10位4.根据状态图，试对control进行VHDL描述5.已知adram的端口描述如下ENTITY adram ISPORT(data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址wren : IN STD_LOGIC := '1'; -- 写使能q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据);END adram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。