重庆大学光电学院EDA复习试卷汇总
eda期末考试复习题
eda期末考试复习题EDA期末考试复习题一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）是指：A. 电子设计自动化B. 电子数据交换C. 电子文档自动化D. 电子设备自动化2. 在EDA工具中，用于设计和仿真数字逻辑电路的软件是：A. MATLABB. VHDLC. SPICED. AutoCAD3. 下列哪个不是硬件描述语言（HDL）？A. VerilogB. VHDLC. C++D. SystemVerilog4. FPGA（Field-Programmable Gate Array）是一种：A. 可编程逻辑器件B. 微处理器C. 存储器D. 网络设备5. 在VHDL中，以下哪个关键字用于定义实体？A. entityB. architectureC. processD. package6. 以下哪个是模拟电路设计中常用的EDA工具？A. Quartus IIB. ModelSimC. CadenceD. Xilinx ISE7. 以下哪个不是数字电路设计中的基本逻辑门？A. ANDB. ORC. NOTD. XOR8. 在VHDL中，以下哪个是并行赋值语句？A. ifB. caseC. loopD. when9. 在EDA设计流程中，仿真验证的目的是：A. 检查电路是否能正常工作B. 检查电路的物理尺寸C. 检查电路的功耗D. 检查电路的散热性能10. 以下哪个不是EDA设计流程中的步骤？A. 电路设计B. 仿真验证C. 版图设计D. 电路测试二、填空题（每空2分，共20分）11. 在VHDL中，用于定义端口的关键字是________。
12. FPGA的编程方式包括________和________。
13. 一个完整的EDA设计流程通常包括________、________、________、________和________。
14. 在数字电路设计中，________是一种用于描述电路行为的建模方式。
eda期末考试试题及答案
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
《EDA技术基础》复习资料.pdf
Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
15．无论何种设计环境，VHDL 设计文件都__ .vhd_______的扩展名保存，而 Verilog HDL 设计文
件应以__ .v_______的扩展名保存。
16． 设计文件输入结束后一定要通过 编译（Compiler） ，检查设计文件是否正确。
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学海无涯
____逻辑功能 ，它由 VHDL 语句构成，是外界看不到的部分。 27．VHDL 的普通标识符（或称“短标识符”）必须以 字母开头 ，后跟若干字母、数字或单
个下划线构成，且不能以 下划线 结束。 28．在 VHDL 中最常用的库是 IEEE 标准库，最常用的程序包是_ （STD_LOGIC_1164）___。 29．在 VHDL 的端口声明语句中，端口方向关键字包括_ IN _、_OUT _、__INOUT __和
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一、填空题
1． 现代电子技术经历了 CAD 、 CAE 和 EDA 三个主要的发展阶段。
2． EDA 技术包括 大规模可编程器件 、 硬件描述语言 HDL 、 EDA 工具软件
和 实验开发系统 四大要素。
3． EDA 的设计输入主要包括
文本输入方式 、 图形输入方式
和 波形输入方式
三种形式。
出块和互连资源。
9． FPGA 两类配置下载方式是主动配置方式 和被动配置方式 。
10． Quartus II 是 EDA 器件制造商Ａltera 公司自己开发的___EDA 工具___软件。
11． Quartus II 工具软件安装成功后、第一次运行前，还必 授权 。
12．Quartus II 支持 原理图 、__文本 和 波形 等不同的编辑方式。
eda考试题及答案
eda考试题及答案一、选择题（每题2分，共10分）1. EDA技术中，以下哪个不是数字信号处理的步骤？A. 信号采集B. 信号放大C. 信号滤波D. 信号转换答案：D2. 在EDA中，以下哪个工具不是用于硬件描述语言的？A. VerilogB. VHDLC. MATLABD. SystemVerilog答案：C3. 以下哪个不是FPGA的配置方式？A. 主从模式B. JTAG模式C. 串行模式D. 并行模式答案：D4. 在EDA技术中，以下哪个不是逻辑门？A. 与门B. 或门C. 非门D. 异或门答案：D5. 以下哪个是EDA软件中用于时序分析的工具？A. 波形仿真B. 逻辑仿真C. 时序分析器D. 功能仿真答案：C二、填空题（每题2分，共10分）1. EDA技术的核心是______，它用于设计和验证电子系统。
答案：硬件描述语言2. 在EDA设计流程中，______是将硬件描述语言转换成逻辑电路图的过程。
答案：综合3. FPGA的全称是______，它是一种可编程的逻辑器件。
答案：现场可编程门阵列4. 在EDA中，______是一种用于模拟电路行为的工具，它可以帮助设计者验证电路设计的正确性。
答案：仿真5. 在EDA中，______是一种用于优化电路布局和布线的技术，以减少电路的延迟和功耗。
答案：布局布线三、简答题（每题10分，共20分）1. 简述EDA技术在现代电子设计中的重要性。
答案：EDA技术在现代电子设计中至关重要，因为它提供了一种高效、自动化的方式来设计、模拟和验证复杂的电子系统。
通过使用EDA工具，设计师可以快速迭代设计，减少错误，缩短产品上市时间，并提高电路的性能和可靠性。
2. 描述在EDA设计流程中，仿真测试的主要目的是什么。
答案：仿真测试的主要目的是在实际硬件实现之前验证电路设计的功能正确性和性能指标。
通过仿真，设计师可以检测和修复设计中的错误，优化电路性能，并预测电路在不同工作条件下的行为，从而确保最终产品能够满足设计规格和性能要求。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
EDA复习题答案.doc
08EDA复习题一、单项选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C_____。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C____是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___B_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最终产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
4．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B.①② C.④⑤ D.④②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B____。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。
《EDA技术基础》复习资料
EDA复习资料《EDA技术基础》题库及参考答案（试用版）目录一、填空题 (I)二、单选题 (4)三、简答题 (10)四、应用题 (11)五、上机实验题 (15)一、填空题1．现代电子技术经历了CAD 、CAE 和EDA 三个主要的发展阶段。
2．EDA技术包括大规模可编程器件、硬件描述语言HDL 、EDA工具软件和实验开发系统四大要素。
3．EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。
4．目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL 和Verilog HDL 。
仿真是一种对所设计电路进行间接检测的方法，包括_ 功能仿真和_ 时序仿真。
5．层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。
先从底层的电路设计开始，然后在___高层次___的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。
6．用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行____。
7．可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。
8．PLD（FPGA、CLPD）种类繁多，特点各异。
共同之处包括的三大部分是逻辑块阵列、输入/输出块和互连资源。
9．FPGA两类配置下载方式是主动配置方式和被动配置方式。
10．Quartus II是EDA器件制造商Ａltera公司自己开发的___EDA工具___软件。
11．Quartus II工具软件安装成功后、第一次运行前，还必授权。
12．Q uartus II支持原理图、__文本和波形等不同的编辑方式。
13．在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录（文件夹）。
14．在Quartus II集成环境下执行原理图输入设计法，应选择___模块/原理图文件(Block Diagram/Schematic File ).__方法，设计文件的扩展名是__ .bdf_______。
EDA考试复习题目全集
E D A考试复习题目全集(总23页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--1. FPGA Field－Programmable Gate Array 现场可编程门阵列2 . VHDL Very-High-Speed Integrated Circuit Hardware Description Language) 甚高速集成电路硬件描述语言3 . HDL Hardware Description Language 硬件描述语言5 CPLD Complex Programmable Logic Device 复杂可编程逻辑器件6 PLD Programmable Logic Device 可编程逻辑器件7 GAL generic array logic 通用阵列逻辑8. LAB Logic Array Block 逻辑阵列块9. CLB Configurable Logic Block 可配置逻辑模块10 EAB Embedded Array Block 嵌入式阵列块11，SOPC System-on-a-Programmable-Chip 可编程片上系统12. LUT Look-Up Table 查找表13. JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产权15ASIC Application Specific Integrated Circuits 专用集成电路16 ISP In System Programmable 在系统可编程17 ICR In Circuit Re-config 在电路可重构18 RTL Register Transfer Level 寄存器传输19 EDA Electronic Design Automation 电子设计自动化1．信号与变量的区别：信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。
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EDA试卷一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。
A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。
A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_________。
A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现________。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。
A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。
LIBRARY IEEE;USE IEEE._____________.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;END CNT10;ARCHITECTURE bhv OF ______ ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)_______IF __________________ THEN -- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0'); -- 置零ELSEQ1 <= Q1 + 1 ; -- 加1END IF;END IF;END PROCESS ;__________END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT ( sel : ____ STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ____________;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4 CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11 BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29END CASE; -- 30 END PROCESS; -- 31 END one; -- 321.在程序中存在两处错误，试指出，并说明理由：2.修改相应行的程序：错误1 行号：程序改为：错误2 行号：程序改为：四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD IS BEGIN c <= NOT(a NAND b); d <= (a OR b)AND(a NAND b); END ARCHITECTURE fh1;五、请按题中要求写出相应VHDL 程序1. 带计数使能的异步复位计数器输入端口： clk 时钟信号rst 异步复位信号 en 计数使能 load 同步装载 data （装载）数据输入，位宽为10输出端口： q 计数输出，位宽为10 2. 看下面原理图，写出相应VHDL 描述六、综合题下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双口RAM （adram ）。
控制器（control ）是一个状态机，完成AD574的控制，和adram 的写入操作。
Adram 是一个LPM_RAM_DP 单元，在wren 为’1’时允许写入数据。
试分别回答问题FPGA采集控制下面列出了AD574的控制方式和控制时序图ea b yAD574逻辑控制真值表（X表示任意）CE CS RC K12_8 A0 工作状态0 X X X X 禁止X 1 X X X 禁止1 0 0 X 0 启动12位转换1 0 0 X 1 启动8位转换1 0 1 1 X 12位并行输出有效1 0 1 0 0 高8位并行输出有效1 0 1 0 1 低4位加上尾随4个0有效AD574工作时序：1.要求AD574工作在12位转换模式，K12_8、A0在control中如何设置2.试画出control的状态机的状态图3.对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲cntclr 计数器情零输出端口：rdaddr RAM读出地址，位宽10位4.根据状态图，试对control进行VHDL描述5.已知adram的端口描述如下ENTITY adram ISPORT(data : IN STD_LOGIC_VECTOR (11 DOWNTO 0); -- 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); -- 读地址wren : IN STD_LOGIC := '1'; -- 写使能q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) -- 读出数据);END adram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。