重庆大学光电学院EDA复习试卷汇总

EDA试卷

一、单项选择题

1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。

A. 功能仿真

B. 时序仿真

C. 逻辑综合

D. 配置

3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

A. 软IP

B. 固IP

C. 硬IP

D. 全对

4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。

A. 可编程乘积项逻辑

B. 查找表（LUT）

C. 输入缓冲

D. 输出缓冲

6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。

A. 器件外部特性

B. 器件的内部功能

C. 器件外部特性与内部功能

D. 器件的综合约束

7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。

A. 流水线设计

B. 资源共享

C. 逻辑优化

D. 串行化

8. 进程中的信号赋值语句，其信号更新是_________。

A. 立即完成

B. 在进程的最后完成

C. 按顺序完成

D. 都不对

9. 不完整的IF语句，其综合结果可实现________。

A. 时序逻辑电路

B. 组合逻辑电路

C. 双向电路

D. 三态控制电路

10. 状态机编码方式中，其中_________占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。

A. 一位热码编码

B. 顺序编码

C. 状态位直接输出型编码

D. 格雷码编码

二、VHDL程序填空

1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;

USE IEEE._____________.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT ( CLK : IN STD_LOGIC ;

Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;

END CNT10;

ARCHITECTURE bhv OF ______ IS

SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

PROCESS (CLK)

_______

IF __________________ THEN -- 边沿检测

IF Q1 > 10 THEN

Q1 <= (OTHERS => '0'); -- 置零

ELSE

Q1 <= Q1 + 1 ; -- 加1

END IF;

END IF;

END PROCESS ;

__________

END bhv;

2. 下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY bmux IS

PORT ( sel : ____ STD_LOGIC;

A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) ;

END bmux;

ARCHITECTURE bhv OF bmux IS

BEGIN

y <= A when sel = '1' ______

______;

END bhv;

三、VHDL程序改错

仔细阅读下列程序，回答问题

LIBRARY IEEE; -- 1 USE IEEE.STD_LOGIC_1164.ALL; -- 2 ENTITY LED7SEG IS -- 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4 CLK : IN STD_LOGIC; -- 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7 ARCHITECTURE one OF LED7SEG IS -- 8 SIGNAL TMP : STD_LOGIC; -- 9 BEGIN -- 10 SYNC : PROCESS(CLK, A) -- 11 BEGIN -- 12 IF CLK'EVENT AND CLK = '1' THEN -- 13 TMP <= A; -- 14 END IF; -- 15 END PROCESS; -- 16 OUTLED : PROCESS(TMP) -- 17 BEGIN -- 18 CASE TMP IS -- 19

WHEN "0000" => LED7S <= "0111111"; -- 20

WHEN "0001" => LED7S <= "0000110"; -- 21

WHEN "0010" => LED7S <= "1011011"; -- 22

WHEN "0011" => LED7S <= "1001111"; -- 23

WHEN "0100" => LED7S <= "1100110"; -- 24

WHEN "0101" => LED7S <= "1101101"; -- 25

WHEN "0110" => LED7S <= "1111101"; -- 26

WHEN "0111" => LED7S <= "0000111"; -- 27

WHEN "1000" => LED7S <= "1111111"; -- 28

WHEN "1001" => LED7S <= "1101111"; -- 29

END CASE; -- 30 END PROCESS; -- 31 END one; -- 32

1.在程序中存在两处错误，试指出，并说明理由：

2.修改相应行的程序：

错误1 行号：程序改为：

错误2 行号：程序改为：

四、阅读下列VHDL程序，画出原理图（RTL级）

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY HAD IS

PORT ( a : IN STD_LOGIC;

b : IN STD_LOGIC;

c : OUT STD_LOGIC;

d : OUT STD_LOGIC

);

END ENTITY HAD;