DDS信号发生器原理

相位累加器（N比特）正弦查询表

（ROM）

数模转换

（DAC）

低通滤波器

（LPF）

时钟

（f

c ）

频率

（f

0）

控制字（M）输出

2 基本原理

2.1 直接数字频率合成器

直接数字合成（Direct Digital Synthesis，简称DDS）技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。

2.1.1 DDS工作原理

下面，通过从相位出发的正弦函数产生描述DDS的概念。

图1表示了半径R为1的单位圆，半径R绕圆心旋转与X轴的正方向形成夹角θ(t)，即相位角。

图1 单位圆表示正弦函数S= R sinθ(t)

DDS的原理框图如图2所示。图中相位累加器可在每一个时钟周期来临时将频率控制字（FTW）所决定的相位增量M累加一次，如果记数大于2N，则自动溢出，而只保留后面的N位数字于累加器中[9]。

图2 DDS原理框图

DDS的数学模型可归结为：在每一个时钟周期T

c

内，频率控制字M与N比特相位累加器累加一次，并同时对2N取模运算，得到的和（以N位二进制数表示）作为相位值，以二进制代码的形式去查询正弦函数表ROM，将相位信息转变成相应的数字量化正弦幅度值，ROM输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。

由于ROM表的规模有限，相位累加器一般仅取高位作为寻址地址送入正弦查询表获得波形幅度值。正弦查询表中以二进制数形式存入用系统时钟对正弦信号进行采样所得的样值点，可见只需改变查询表内容就可实现不同的波形输出。

2.1.2 DDS的结构

DDS的基本结构包括相位累加器、正弦查询表（ROM）、数模转换器（DAC）和低通滤波器（LPF），其中从频率控制字到波形查询表实现由数字频率值输入生成相应频率的数字波形，其工作过程为：

⑴确定频率控制字M；

⑵在时钟脉冲f

c

的控制下，该频率控制字累加至相位累加器生成实时数字相位值；

⑶将相位值寻址ROM转换成正弦表中相应的数字幅码。

模块DAC实现将数字幅度值高速且线性地转变为模拟幅度值，DDS产生的混叠干扰由DAC之后的低通滤波器滤除]7[。

㈠相位累加器

相位累加器是DDS最基本的组成部分，用于实现相位的累加并存储其累加结果。

若当前相位累加器的值为Σ

n ，经过一个时钟周期后变为Σ

1+

n

，则满足

Σ

1+

n =Σ

n

+M

Σ

n 为一等差数列，不难得出：Σ

n

=nM+Σ

其中Σ

为相位累加器的初始相位值。

㈡正弦查询表（ROM）

DDS查询表所存储的数据是每一个相位所对应的二进制数字正弦幅值，在每一个时钟周期内，相位累加器输出序列的高m位对其进行寻址，最后的输出为该相位相对应的二进制正弦幅值序列。

㈢数模转换器（DAC）

数模转换器的作用是将数字形式的波形幅值转换成所要求合成频率的模拟形式

信号。DAC有电压和电流输出两种，其输出的信号并不能真正连续可变，而是以其绝对分辨率为最小单位的，所以其输出实际上是一个阶梯模拟信号。

2.1.3 DDS的优点

正由于DDS采用全数字技术，从概念到结构都有很大的突破，所以它具有其他频率合成所无法比拟的优越性。

①频率分辨率高。若时钟频率不变，DDS频率分辨率仅由相位累加器位数来决定，也就是理论上的值越大，就可以得到足够高的频率分辨率。目前，大多数DDS 的分辨率在1Hz数量级，许多都小于1mHz甚至更小，这是其他频率合成器很难做到的。

②工作频带较宽。根据Nyquist定律，只要输出信号的最高频率分辨率分量小于

/2就可以实现。而实际当中由于受到低通滤波器设计以及杂散分布的影响或等于f

c lk

左右。

限制，仅能做到40% f

c lk

③超高速频率转换时间。DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。DDS的频率转换时间可达到纳秒数量级，比使用其它的频率合成方法都要小几个数量级。

④相位变化连续。改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性[10]。

⑤具有任意输出波形的能力。只要ROM中所存的幅值满足并且严格遵守Nyquist 定律，即可得到输出波形。例如三角波、正弦波和矩形波。

⑥具有调制能力。由于DDS是相位控制系统，这样也就有利于各种调制功能。

2.2 波形产生分析

图3 正弦波产生框图

相位累加器为32位累加器，输出为0～（232-1），作为正弦查询表的地址输入端。正弦表中存放一个周期的正弦波内的232个点的数据，输出f

为一正弦波，其频率由频率控制字进行调节，输出频率：

f out =f

clk

/2N FTW

最小频率分辨率：

f min =f

clk

/2N

其中N为相位累加器的位数，FTW为频率步进控制字，f

clk

为时钟频率，输出信

号频率主要取决于频率控制字FTW。当FTW增大时，f

out

可以不断增加，综合考虑

Nyquist采样定理，最高输出频率应小于f

out

/2。根据实验所得，实际工作频率应小于

f

clk

/3[11]。

由于本论文只要求设计出最高为1MHz的信号，根据DA及FPAG的速度，可以很容易地满足设计需要。本例中选用32M的CLK时钟，在输出最高1MHz的信号时，波形在一个周期内仍有32个点，能够完整描述出波形。

f min =f

clk

/2N=32×106/232=0.00745058

所以可以实现1Hz步进，当输出1Hz时，频率控制字FTW=1/f

min

=134.217728。由于

频率控制字是由NIOS系统提供的，考虑到浮点运算所占资源太多，所以把浮点运算

改为定点运算。则当输出其他任意频率f

out

时Nios内部算法为：

FTW=f

out ×134+f

out

×21/100+f

out

×77/10000+f

out

×28/1000000

3 总体设计

近年来现场可编程门阵列（FPGA）得到了迅速的发展和广泛的应用，其资源容量、工作频率以及集成度都得到了极大的提高，使得利用FPGA实现某些专用数字集成电路得到了大家的关注，而基于FPGA实现的DDS信号发生器则更有发展前途和研究的意义]12[。

3.1 设计的要求

根据我们所学的知识储备，对本次信号发生器的设计提出了以下要求：

①信号发生器能产生正弦波、方波和三角波三种周期性波形；

②输出信号频率在10Hz～1MHz范围内可调,输出信号频率稳定度优于103 ；

③在1k负载条件下，输出正弦波信号的电压峰-峰值V opp在0～5V范围内可调；

④输出信号波形无明显失真；

3.2 方案比较及选择