若干典型的时序逻辑集成电路介绍
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《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第6章时序逻辑电路
1、反馈置0法 反馈置0法的基本思想是： 计数器从全0状态S0开始计数，计满M个状态产生置0信 号，使计数器恢复到初态S0,然后再重复前面过程。
☆ 选择模M计数器的计数范围，确定初态和末态。
☆ 确定产生置0或置数信号的译码状态，然后根据译码 状态设计译码反馈电路，是计数器产生清0或置数信号。
☆ 画出实现模N计数器的逻辑电路。
TP TT
1 0
,
触发器保持，CO
0
1
C C
TP TT
0 1
,
触发器保持，CO
Q0 Q3
计1 数1条件1 ↑ X X X X
计数
1 0 X X X X X X 保持，C0=0
1 1 0 X X X X X 保持CO=Q0~Q3
M＝16二进制计数器 逢十六进一
内部逻辑电路图
中 规模集 成电 路由四 级 JK 触发器和若干门电路组成，其内 部电路如图所示。
CP 8 4 2 C1 R
CTP LD D3D2D1D0
CTT 74160(2)CO
CP 8 4 2 1CR
CTP LD D3D2D1D0
CTT 74160(3)CO
CP 8 4 2 1 CR
所以第853个状态
&
不计算在主循环内
由前面例题分析中可以发现，用反馈置0法设计计数 器存在一个普遍规律，有待于我们去总结。
74161是M16二进制计数器，只能实现M16以下任意进制数。
例、用74161组成十进制(N=10)计数器
解： 先将74161接成M16计数器， CR,LD,CTT,CTP均＝1
然后作跳过六个状态（M-N =16-10=6）的十进制计数器，将模M计数
器变为模N计数器。
☆ 选择模M计数器的计数范围，确定初态和末态。
☆ 确定产生置0或置数信号的译码状态，然后根据译码 状态设计译码反馈电路，是计数器产生清0或置数信号。
☆ 画出实现模N计数器的逻辑电路。
TP TT
1 0
,
触发器保持，CO
0
1
C C
TP TT
0 1
,
触发器保持，CO
Q0 Q3
计1 数1条件1 ↑ X X X X
计数
1 0 X X X X X X 保持，C0=0
1 1 0 X X X X X 保持CO=Q0~Q3
M＝16二进制计数器 逢十六进一
内部逻辑电路图
中 规模集 成电 路由四 级 JK 触发器和若干门电路组成，其内 部电路如图所示。
CP 8 4 2 C1 R
CTP LD D3D2D1D0
CTT 74160(2)CO
CP 8 4 2 1CR
CTP LD D3D2D1D0
CTT 74160(3)CO
CP 8 4 2 1 CR
所以第853个状态
&
不计算在主循环内
由前面例题分析中可以发现，用反馈置0法设计计数 器存在一个普遍规律，有待于我们去总结。
74161是M16二进制计数器，只能实现M16以下任意进制数。
例、用74161组成十进制(N=10)计数器
解： 先将74161接成M16计数器， CR,LD,CTT,CTP均＝1
然后作跳过六个状态（M-N =16-10=6）的十进制计数器，将模M计数
器变为模N计数器。
时序逻辑电路
第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
若干典型的时序逻辑集成电路
FF0 FF1 FF2 FF3
0 00 0
Q0n+1=DSI Q1n+1 = Q0n Q2n+1 =Qn1 Q3n+1 =Qn2
1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1
10 0 0 1 10 0 0 11 0 1 01 1
1011 DSI CP
FF0 Q0 FF1 Q1 FF2 Q2 FF3
D1
1R R
D2 1S C1
D2
1R R
D3 1S C1
D3
1R R
CP
CR
Q0
Q1
Q2
Q3
74HCT194 的功能表
输入
输出
清 控制信 串行输
零号
入
时
并行输入
CR
S1
S0
右 移
左 移
钟 CP
DI0
DI1
DI2
DI3
Q
n1 0
Q1n1Q
2n1Q
n1 3
行
DSR DSL
L ×× × × × × × × × L L L L1
H LL×× H LHL × H LHH× HHL× L H HL × H H HH× ×
×
×
×
×
×
Q 0n
Q1n
Q
n 2
Q
n 3
2
↑ ↑
× ×
× ×
× ×
× ×
L H
Q
n 0
Q 0n
Q1n Q1n
Q
n 2
Q
n 2
3 4
↑
×
×
×
×
Q1n
Q
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电路与逻辑 第6章
CP 1 2 3 4 5 6 7 8 9
A 111100000
Q1 0 1 1 0 0 0 1 1 0
Q0 0 1 0 1 0 1 0 1 0
n 1 1
Q1n1 1 1 0 0 0 1 1 0 0
Q0n1 1 y0n211 0 1 0 1 0 1
状态表
现态 y1n次1态 Q1n1 Q0n1
yn2 1
器的逻辑功能及其应用； 5. 了解时序可编程器件。
厦门理工学院
6.1 时序逻辑电路基本概念 6.1.1 时序逻辑电路模型与分类
1. 时序电路的模型
时序逻辑电路由进行逻 辑运算的组合电路和起 记忆作用的存储电路组 成。电路模型如图。
输入信号 I，I=( I1，I2，···，Ii )
触发器或锁存器构成
其余五个状态为无效状态。 无论电路的初始能力称为自启动能力。
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6.2 同步时序电路分析
6.2.2 同步时序逻辑电路分析举例
例6.2.3 根据状态图画出时序图
4. 确定其逻辑功能 由状态图可见，电路的有 效状态是三位循环码；
输出信号 O，O=( O1，O2，···，Oj )
激励信号 E，E=( E1，E2，···，Ek ) ——存储电路的输入信号
状态信号 S，S=( S1，S2，···，Sm ) ——存储电路的输出信号
输出方程组： O=f ( I，S) ——输出信号是输入I与状态S的函数
激励方程组： E= g ( I，S) ——激励信号是输入I与状态S的函数
Z↑借位操作
Z↓进位操作
4. 确定电路的逻辑功能：电路是一个2位二进制数可逆计数器，输出
Z作为进位或借位操作。
厦门理工学院
6.2 同步时序电路分析
常用时序逻辑电路及其应用
通过优化电路结构和布局布线，减 小信号传输延时，提高电路工作频 率。
功耗优化
通过优化电路结构和降低工作电压， 减小电路功耗，延长电池寿命。
THANKS FOR WATCHING
感谢您的观看
集成电路
FPGA和CPLD
现场可编程门阵列和复杂可编程逻辑 器件，可以通过编程实现时序逻辑电 路，具有灵活性高、可重复编程等优 点。
通过集成电路工艺实现时序逻辑电路， 具有高速、低功耗等优点，但成本较 高。
时序逻辑电路的性能优化
面积优化
在满足功能和性能要求的前提下， 尽量减小电路规模，降低成本。
速度优化
寄存器
总结词
寄存器是一种能够存储二进制数据的电路，它可以保存数据并按照时钟信号的节 拍进行数据的读写操作。
详细描述
寄存器由多个触发器组成，每个触发器存储一位二进制数。在时钟信号的上升沿 或下降沿时，寄存器会将输入的数据保存到触发器中，并在下一个时钟信号的上 升沿或下降沿时将数据输出。寄存器常用于数据的串行传输和并行传输。
02 常用时序逻辑电路
触发器
总结词
触发器是一种具有记忆功能的电路，它能够存储二进制数据，并在特定条件下改变状态。
详细描述
触发器有两个稳定状态，分别表示二进制数的0和1。当触发器的输入信号满足一定条 件时，触发器会从一个状态跳变到另一个状态，并保持该状态直到外部信号改变其状态。
常见的触发器有RS触发器、D触发器和JK触发器等。
常用时序逻辑电路及其应用
目录
• 时序逻辑电路概述 • 常用时序逻辑电路 • 时序逻辑电路的应用 • 时序逻辑电路的设计与实现
01 时序逻辑电路概述
时序逻辑电路的定义
总结词
时序逻辑电路是一种能够存储二进制状态，并按照一定的逻辑关系进行输入和输出的电路。
功耗优化
通过优化电路结构和降低工作电压， 减小电路功耗，延长电池寿命。
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集成电路
FPGA和CPLD
现场可编程门阵列和复杂可编程逻辑 器件，可以通过编程实现时序逻辑电 路，具有灵活性高、可重复编程等优 点。
通过集成电路工艺实现时序逻辑电路， 具有高速、低功耗等优点，但成本较 高。
时序逻辑电路的性能优化
面积优化
在满足功能和性能要求的前提下， 尽量减小电路规模，降低成本。
速度优化
寄存器
总结词
寄存器是一种能够存储二进制数据的电路，它可以保存数据并按照时钟信号的节 拍进行数据的读写操作。
详细描述
寄存器由多个触发器组成，每个触发器存储一位二进制数。在时钟信号的上升沿 或下降沿时，寄存器会将输入的数据保存到触发器中，并在下一个时钟信号的上 升沿或下降沿时将数据输出。寄存器常用于数据的串行传输和并行传输。
02 常用时序逻辑电路
触发器
总结词
触发器是一种具有记忆功能的电路，它能够存储二进制数据，并在特定条件下改变状态。
详细描述
触发器有两个稳定状态，分别表示二进制数的0和1。当触发器的输入信号满足一定条 件时，触发器会从一个状态跳变到另一个状态，并保持该状态直到外部信号改变其状态。
常见的触发器有RS触发器、D触发器和JK触发器等。
常用时序逻辑电路及其应用
目录
• 时序逻辑电路概述 • 常用时序逻辑电路 • 时序逻辑电路的应用 • 时序逻辑电路的设计与实现
01 时序逻辑电路概述
时序逻辑电路的定义
总结词
时序逻辑电路是一种能够存储二进制状态，并按照一定的逻辑关系进行输入和输出的电路。
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2. 多功能双向移位寄存器
。
Q0
并行输出 Q1 Q2 Q3 右移串行输出 DOR 左移串行输入 DIL
右移串行输入 DIR 左移串行输出 DOL
FF0 FF1 FF2 FF3 D0 D1 D2 D3
并行输入
7.1
概
计
述
数
器
1、计数器的逻辑功能 计数器的基本功能是对输入时钟脉冲进行计数。它也
可用于分频、定时、产生节拍脉冲和脉冲序列及进行数
1 1 0 0 0 2 7个CP脉冲作用后， 1 1 0 经过 从DI0 端串行输入的数码 3 0 行输出。 1 1 0 就可以从 DO 端串 串入 串出 4 1
DS Q0 Q1 Q2 Q3
CP
Q0
Q1
Q2
Q3
1
2 1 3 0 4 1
0
5 6 7
1
8
1
9
1
1 0 1 1
FF0 FF1 FF2 FF3 CR=0 1CP 后 1
按移动方式分
1、 基本移位寄存器
（1）电路 并行数据输出端 串行数据 输入端
Q0 Q0 1D ＞ C1
Q1 Q1 1D ＞ C1
Q2 Q0 1D ＞ C1
Q3 Dห้องสมุดไป่ตู้ Q3
O
DS
I
1D ＞ C1
C
时钟信号输入端
串行数据 输出端
(2). 工作原理(电路分析)
激励方程： D =D 0 S
D1=Q0n
D2=Qn1
6.5
6.5.1
若干典型的时序逻辑集成电路
寄存器和移位寄存器
一、 寄存器 寄存器:是数字系统中用来存储代码或数据的逻辑部 件。它的主要组成部分是触发器。 一个触发器能存储1位二进制代码，存储 n 位二进 制代码的寄存器需要用 n 个触发器组成。寄存器实际 上是若干触发器的集合。
1. 电平敏感的寄存器
CP
1
2
3
4
QA 0 Q0
QB 1 Q1
1
0 1 1
1
1 0 1
1
0
1
1
1
1
Q2 C 1 Q Q Q 3 D 1
0
1
Dm
S0 S1 FFm–1 Dm–1 1D C 1
0 3 2 1 0 1 MUX MUXm FFm Dm 1D C1
FFm+1 Dm+1 1D C1
CP Qm–1 Qm Qm +
1
FF3 R D3 & S FF2 D2 数码 输入 D1 R & S FF0 R D0 LD 置数输入 & Cr 置 0 输入 S Q0 Q1 R & S FF1 Q2 数码 输出 Q3
2. 脉冲边沿敏感的寄存器
D0 1 1D C1 CP OE 1 1 E Q0 E Q1 … … E Q7 D1 1 1D C1 … … … 1 1D C1 D7
DS=1100 Q0n+1=DI Q1n+1 = Q0n
0 1 0 1 0 1
0 0
0 0
0
2CP 后 1
3CP 后 0 4CP 后 1
1 1
0 1
0 0 1
Q2n+1 =Qn1 Q3n+1 =Qn2
0 1
（2）典型集成电路 CMOS 4位双向移位寄存器74HCT194
D0 S1 S0 DSR 1 1 1 1 1 & 四选一数据 选择器 &
字运算等等。 2、计数器的分类 •按脉冲输入方式，分为同步和异步计数器 •按进位体制，分为二进制、十进制和任意进制计数器 •按逻辑功能，分为加法、减法和可逆计数器
二进制计数器
加计数器 •同步计数器
减计数器 可逆计数器
十进制计数器 任意进制计数器
非二进制计数器 ……
二进制计数器 加计数器 非二进制计数器 ……
n QD
输 QC L
n QC
出 QB L
n QB
QA L
n QA
D H
C
n QD n QD
n QB n QB
B
n QC n QC
n QA n QA
A
n QB n QB
× × × ×
5
6 7 8
H
H H H
L
H H L
H
L L L
L
× × ×
×
H L × ×
× × × ×
× × × × × × × × × × × ×
8位CMOS寄存器74LV374
8位CMOS寄存器74LV374
输 入 工作模式 存入和读出数据 输出 DN L H L H 内部触发器 n 1 QN L H L H Q 0 ~Q 7
OE
L L H H
CP ↑ ↑ ↑ ↑
存入数据，禁止输出
对应内部触发 器的状态 高阻 高阻
二、 移位寄存器
•移位寄存器的逻辑功能 移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数 码向高位或向低位移动的逻辑功能部件。 •移位寄存器的逻辑功能分类 单向移位寄存器 左移位寄存器 右移位寄存器 双向移位寄存器
1 Q1
1 Q2
1 Q3
74194的功能表
序 号 1 2 3 4 清 零 RD L H H H 控制信号
S1 S0
× × H L
× × H H
输 入 串行输入 并行输入 时钟脉 QD 左移DSL 右移DSR 冲CP D C B A × × × × × × × L × × H × × × H(L) × × × × D C B A
D3=Qn2
状态方程： D触发器的特性方程
Qn+1=D
Q0n+1=DS
Q1n+1 = Q0n
Q2n+1 =Qn1
Q0 DS
I
Q3n+1 =Qn2
Q2 1D ＞ C1 Q0 1D ＞ C1 Q3 DS Q3
O
Q1 1D ＞ C1 Q1
1D ＞ C1
Q0
C
经过4个CP脉冲作用后，从DS 端串行输入的数码 就可以从Q0 Q1 Q2 Q3并行输出。 串入并出
L
n QC n QC
H L
n QA
n QD
n QC
n QB
异步清零 同步置数
高位向低位移动 低位向高位移动
保持
例3 时序脉冲产生器。电路如图所示。画出 QA--QD波形，分 析逻辑功能。 解： 启动信号为0: S1=1 S0=1,同步置数QA~QD=0111
启动
启动信号为1后: S1=0 S0=1, 高位移向的低位状态, QD = DSR & 因为QA-QD总有一个为0， 0111 S1S0=01，则74194始终工作 & S Q A Q BQ C 在高位向低位移动循环移位 1 QD 7419 的状态。 1 1 CP 4 A B C DS S R D 0 C 0 1 1 1 R
≥1
D1 1
D2 1
D3 1
DSL 1
1
&
&
&
&
≥1
&
&
&
&
≥1
&
&
&
&
≥1
&
&
1 D0 D0 CP MR 1 1
FF0 1D C1 1R R Q0 D1
1 D1
FF1 1D C1 1R R Q1 D2
1 D2
FF2 1D C1 1R R Q2 D3
1 D3
FF3 1D C1 1R R Q3
1 Q0
十进制计数器 任意进制计数器
•异步计数器