恢复余数法定点原码一位除法器的设计
2020年恢复余数法定点原码一位除法器的设计精品版
****************课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：恢复余数法定点原码一位除法器的设计院（系）：*************专业：*************班级：*************学号：*************姓名：*************指导教师：*************完成日期：*************目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (1)1.3设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (5)2.1.3 编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1寄存器模块的设计与实现 (6)2.2.2数据选择器模块的设计与实现 (8)2.2.3补码器模块的设计与实现 (12)2.2.4加法器模块的设计与实现 (13)2.2.5移位寄存器模块的设计与实现 (15)2.3仿真调试 (18)第3章编程下载与硬件测试 (20)3.1编程下载 (20)3.2硬件测试及结果分析 (20)参考文献 (22)附录（电路原理图） (23)第1章总体设计方案1.1 设计原理定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。
然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。
上述计算方法要求加法器的位数为除数位数的两倍。
但分析后，会发现右移除数，可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的0，对运算不会产生任何影响。
另外，上商0还是1是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还是为正来确定。
当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数为原来的正值之后再将其左移一位。
定点原码一位除法器的设计
课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位除法器的设计（系）：业: 级: 号: 名:指导教师:完成日期:第1章总体设计方案1.1设计原理1.2设计环境第2章详细设计方案2.1顶层方案图的设计与实现.......2.1.1创建顶层图形设计文件........2.1.2器件的选择与引脚锁定........2.2功能模块的设计与实现.........2.2.1选择移位模块的设计与实现.2.2.2余数选择器模块的设计与实现2.2.3控制器模块的设计与实现... 2.3仿真调试...................... 第3章编程下载与硬件测试.......... . (4) (4) (4) (6) (6) (9)..10 .11.133.1编程下载..........3.2硬件测试及结果分析参考文献............... 13 13 14第1章总体设计方案1.1 设计原理定点原码一位除法的计算有恢复余数和加减交替两种算法，商的符号为除数与被除数两符号位的异或值，数值则为两数绝对值相除后的结果。
此设计方案仅采用恢复余数法进行设计。
恢复余数定点原码一位除法器实现的功能如表 1.1所示，设计的电路应实现表1.1中给定的功能。
设：X=X0 X1……X nY=Y0 Y1……Y nX0 X1，丫0丫1分别为符号位，K为两符号位的异或值X/Y=K*|X|/|Y||X|/|Y|利用恢复余数法求的，在计算机中，商只能用做减法判结果的符号为正还是为负来确定。
当差为负时，上商为0，同时还应该把除数再加到差上去,恢复余数为原来的正值之后再左移一位。
若减得的差为0或为正值时，就没有恢复余数的操作，上商为1,余数左移一位。
其计算过程如下:例：已知：X=0.0100丫=0.1000求：X/Y表1.1恢复余数定点原码一位除法器功能表恢复余数定点原码一位除法器的整体设计包含两输入寄存器模块，一个加法运算模块，一个余数移位模块，一个商移位模块和一个由触发器和计数器构成的控制模块，移位模块采用Verilog设计输入方式，其余采用原理图设计输入方式。
定点原码一位乘法器的设计 (3)
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：4401102学号：200403011034姓名：蔡丽娇指导教师：刘泽显完成日期：2006年12月31日沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1)1.1 设计原理 (1)1.2 设计思路 (1)1.3 设计环境 (2)第二章详细设计方案 (3)2.1顶层方案图的设计与实现 (3)2.1.1创建顶层图形设计文件 (3)2.1.2器件的选择与引脚锁定 (3)2.2 功能模块的设计与实现 (5)2.2.1 8位移位电路 (5)2.2.2 部分积寄存器 (7)2.2.3 乘数寄存器 (7)2.2.4 二路选择器 (8)2.2.5 计数器 (9)2.2.6 结果输出器 (11)2.3 仿真调试 (13)第3章编程下载与硬件测试 (14)3.1 编程下载 (14)3.2 硬件测试及结果分析 (14)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理定点原码一位乘法器的设计主要是基于原码一位乘法的计算过成。
设计内容主要是实现输入被乘数和乘数经电路得出结果。
设计思想是：以乘数的最低位作为乘法判断位，若判断位为1，则在前次部分积（初始部分积为0）上加上被乘数，然后连同乘数一起右移一位；若判断位为0，则在前次部分积上加0，然后连同乘数一起右移一位。
重复此判断过程，直到运算n次为止(n为乘数数值部分的长度)。
1.2 设计思路原码一位乘法器主要包括ALU﹑部分积寄存器﹑乘数移位寄存器﹑被乘数寄存器和移位电路五大部分。
这五大部分就作为底层设计，其中乘数移位寄存器需要保留移出的最低位，它的最高位要接收部分积移出的最低位这两部分采用V erilog语言进行设计，顶层的乘法器采用原理图设计输入方式。
原码一位乘的数值运算中不需要考虑符号位的情况，符号位于数值位分开处理。
定点原码一位乘法器的设计
定点原码一位乘法器的设计定点原码一位乘法器的设计是一种用于实现数字信号处理中定点运算的电路。
在数字信号处理中，运算主要使用了整数的定点表示方式，这种表示方式采用了固定的小数点位置。
乘法是数字信号处理中最常用的运算之一，因此乘法器的设计对于整个系统的性能有着重要的影响。
一位乘法器的设计主要包括两个步骤：乘法操作和结果保存。
在乘法操作中，输入的两个操作数进行乘法运算，得到结果。
在结果保存中，利用寄存器等电路将结果保留下来供后续运算使用。
一位乘法器的乘法操作可以通过移位和加法来实现。
乘法操作的基本原理是将两个操作数的每一位进行相乘，并将结果相加。
具体实现中，可以通过移位操作将一个操作数的每一位与另一个操作数的对应位相乘得到部分积，然后将部分积相加得到最终的乘积。
一位乘法器的设计要考虑到运算的精度、速度和电路复杂度等因素。
采用定点原码表示的乘法器设计相对简单，但需要考虑原码的正负号运算和进位的处理。
在一位乘法器的设计中，可以采用串行方式或并行方式来实现乘法操作。
串行方式的优点是电路简单，但速度较慢；并行方式的优点是速度快，但电路复杂。
根据实际需求和设计限制，选择适合的方式。
一位乘法器的结果保存可以通过寄存器等电路来实现。
在结果保存中，还需要考虑正负号的表示，可以采用补码表示方法。
总结来说，定点原码一位乘法器的设计需要考虑乘法操作和结果保存两方面的问题。
乘法操作可以通过移位和加法来实现，结果保存可以通过寄存器等电路来实现。
设计中还需要考虑运算的精度、速度和电路复杂度等因素。
最终的设计方案需要根据具体需求和设计限制来选择合适的方式和方法。
原码加减交替除法
2.5 定点除法运算2.5.1 原码一位除法设被除数[x]原=xf.x1x2…xn，除数[y]原=yf.y1y2…yn则有[x÷y]原=(xf⊕yf)+(0.x1x2…xn/0.y1y2…yn）对于定点小数，为使商不发生溢出，必须保证|x|＜|y|；对于定点整数，为使商不发生溢出，必须保证双字|x|的高位字部分＜|y|。
计算机实现原码除法，有恢复余数法和不恢复余数法两种方法。
1. 恢复余数法由于每次商0之前都要先恢复余数，因此这种方法称之为恢复余数法。
[例2.40] x=0.1001，y=-0.1011，用原码恢复余数法计算x÷y。
2. 不恢复余数法不恢复余数法又称加减交替法，它是恢复余数法的一种变形。
设ri表示第i次运算后所得的余数，按照恢复余数法，有：若ri＞0，则商1，余数和商左移1位，再减去除数，即ri+1=2ri-y若ri＜0，则先恢复余数，再商0，余数和商左移1位，再减去除数，即ri+1=2(ri+y)-y=2ri+y由以上两点可以得出原码加减交替法的运算规则：若ri＞0，则商1，余数和商左移1位，再减去除数，即ri+1=2ri-y；若ri＜0，则商0，余数和商左移1位，再加上除数，即ri+1=2ri+y。
由于此种方法在运算时不需要恢复余数，因此称之为不恢复余数法。
原码加减交替法是在恢复余数的基础上推导而来的，当末位商1时，所得到的余数与恢复余数法相同，是正确的余数。
但当末位商0时，为得到正确的余数，需增加一步恢复余数，在恢复余数后，商左移一位，最后一步余数不左移。
[例2.41] x=0.1001，y=-0.1011，用原码加减交替法计算x÷y。
由例2.41可以看出，运算过程中每一步所上的商正好与当前运算结果的符号位相反，在原码加减交替除法硬件设计时每一步所上的商便是由运算结果的符号位取反得到的。
由例2.41还可以看出，当被除数（余数）和除数为单符号时，运算过程中每一步所上的商正好与符号位运算向前产生的进位相同，在原码阵列除法器硬件设计时每一步所上的商便是由单符号位运算向前产生的进位得到的。
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课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：恢复余数法定点原码一位除法器的设计院（系）：*************专业：*************班级：*************学号：*************姓名：*************指导教师：*************完成日期：*************目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (1)1.3设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (4)2.1.3 编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1寄存器模块的设计与实现 (6)2.2.2数据选择器模块的设计与实现 (7)2.2.3补码器模块的设计与实现 (8)2.2.4加法器模块的设计与实现 (8)2.2.5移位寄存器模块的设计与实现 (9)2.3仿真调试 (10)第3章编程下载与硬件测试 (12)3.1编程下载 (12)3.2硬件测试及结果分析 (12)参考文献 (13)附录（电路原理图） (14)第1章总体设计方案1.1 设计原理定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。
然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。
上述计算方法要求加法器的位数为除数位数的两倍。
但分析后，会发现右移除数，可以通过左移被除数（余数）来代替，左移出界的被除数（余数）的高位都是无用的0，对运算不会产生任何影响。
另外，上商0还是1是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还是为正来确定。
当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数为原来的正值之后再将其左移一位。
16位定点数原码一位乘法器的设计与实现课程设计报告
(此文档为word格式，下载后您可任意编辑修改！)计算机科学与工程学院课程设计报告题目全称： 16位定点数原码一位乘法器的设计与实现课程名称：计算机组成原理指导老师：谭浩职称：（注：学生姓名填写按学生对该课程设计的贡献及工作量由高到底排列，分数按排名依次递减。
序号排位为“1”的学生成绩最高，排位为“10”的学生成绩最低。
）指导老师评语：签字：摘要Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
本实验用Verilog HDL语言设计了全加器实现的组合乘法器,通过功能仿真,验证了结果。
关键词：乘法器，Verilog，组合逻辑，全加器ABSTRACT Text….Keywords:目录（自动插入目录）第一章绪论 (1)1.1 选题背景及意义 (1)1.2 国内外研究现状 (1)1.3 主要内容与章节安排 (1)1.4 本章小结 (1)第二章课程设计的需求分析 (3)2.1 环境需求 (3)2.2 功能需求 (3)2.3 性能需求 (3)2.3 本章小结 (3)第三章 ****的设计 (5)3.1 总体设计 (5)3.2 功能模块设计 (5)3.3 本章小结 (5)第四章 ****的实现 (7)4.1 开发环境介绍 (7)4.2 主要功能模块的实现 (7)4.3 本章小结 (7)第五章测试及成果展示 (9)5.1 测试环境 (9)5.2 测试用例和结果 (9)5.3 成果展示 (9)5.4 本章小结 (9)第六章总结与展望 (11)参考文献 (12)第一章绪论1.1 选题背景及意义随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。
硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。
中央处理器CPU的好坏是影响和制约计算机速度和性能的关键因素。
而加法器是组成CPU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。
恢不复余数法定点原码一位除法器的的设计
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第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (1)1.3设计环境 (2)第2章详细设计方案 (3)2.1顶层方案图的设计与实现 (3)2.1.1创建顶层图形设计文件 (3)2.1.2器件的选择与引脚锁定 (4)2.1.3编译、综合、适配 (5)2.2功能模块的设计与实现 (6)2.2.1 输入模块的设计与实现 (6)2.2.移位模块的设计与实现 (7)2.2.3加法器模块的设计与实现 (9)2.2.4 相反补码模块的设计与实现 (10)2.3仿真调试 (11)第3章编程下载与硬件测试 (13)3.1编程下载 (13)3.2硬件测试及结果分析 (13)参考文献 (15)附录（电路原理图） (16)第1章 总体设计方案1.1 设计原理减交替法的实现是当某一次求得的差值（余数Ri ）为负时，不恢复它，继续求下一位的商，但用加上除数（+[—Y]补）的办法来取代（-Y ）的操作，其他操作依然不变。
（1）当余数为正时，商上“1”，求下一位商的办法是余数左移一位，再减去除数；（2）当余数为负数时，商上“0”，求下一位商的办法是余数左移一位，再加上除数。
（3）这种方法不用恢复余数，但若最后一次上商为“0”，而又需要得到正确的余数，则在这最后一次仍需恢复余数。
1.2 设计思路课程设计的要求为：（1）采用定点原码一位除法器由一个除数寄存模块，一个被除数寄存模块，一个加法模块，一个移位模块，一个移位模块、一个商寄存模块，采用逻辑电路设计输入方式。
（2）定点原码一位除法器的顶层采用原理图设计输入方式。
课程设计的思路为：（1）由于是不恢复余数法，所以需要修正余数为负的情况，所以原理图如图1.2：被除数加法器求补器除数加法器商寄存器余数寄存器图1.2 不恢复余数法一位除法器设计总框图1.3 设计环境（1）硬件环境•伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。
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沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：恢复余数法定点原码一位除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (1)1.3设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (7)2.2.1寄存器模块的设计与实现 (7)2.2.2数据选择器模块的设计与实现 (9)2.2.3补码器模块的设计与实现 (14)2.2.4加法器模块的设计与实现 (15)2.2.5移位寄存器模块的设计与实现 (18)2.3仿真调试 (21)第3章编程下载与硬件测试 (24)3.1编程下载 (24)3.2硬件测试及结果分析 (24)参考文献 (25)附录（电路原理图） (26)第1章总体设计方案1.1 设计原理定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。
然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。
该算方法要求加法器的位数为除数位数的两倍。
另外，上商0还是1是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还是为正来确定。
当差为负时，上商为0，同时还应把除数再加到差上去，恢复余数为原来的正值之后再将其左移一位。
若减得的差为0或为正值时，就没有恢复余数的操作，上商为1，余数左移一位。
运算规则：首先被除数减去除数，然后结果的符号，若为0，上商1，然后移位，若为1，则加上除数，恢复余数，然后移位，然后继续重复减去除数并判断商的步骤，直到符合要求的精度。
1.2 设计思路课程设计的要求为：定点原码一位除法的计算有恢复余数和加减交替两种算法，商的符号为除数与被除数两符号位的异或值，数值则为两数绝对值相除后的结果。
此设计方案仅采用恢复余数法进行设计。
该方案的整体设计主要包含五个部分，分别是寄存器、数据选择器、补码器、加法器以及移位寄存器。
寄存器：据选择器选择数据寄存器：寄存被除数X和余数的其中一个，6位二进制数（包含2位符号位），D触发器，上升沿触发；除数寄存器：寄存除数Y，6位二进制数（包含2位符号位），D触发器，上升沿触发；余数寄存器：寄存余数，6位二进制数（包含2位符号位），D触发器，上升沿触发；数据选择器：选择器A：“与”门逻辑电路，选择输出0和除数Y的其中一个。
当输入低电平时，输出0；当输入高电平时，输出除数Y；选择器B：“与”门逻辑电路，选择输出被除数X和余数的其中一个。
当输入低电平时，输出被除数；当输入高电平时，输出余数；补码器：将除数Y的4位有效二进制数取反加一，求其[Y]补；加法器：加法器A：将数据选择器选择数据寄存器中的值和[–Y]补求和，判断结果正负，决定上商0还是上商1；加法器B：若加法器A中的结果为负，将结果加除数Y，恢复余数；移位寄存器:移位寄存器：实现移位功能，将被除数左移；商移位寄存器：寄存每一次计算所得的商，依次左移得到最终结果商。
课程设计的思路为：恢复余数法定点原码一位除法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到FPGA XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
其原理框图如图1.1所示。
除数寄存器数据选择器B余数寄存器数据选择器A商移位寄存器移位寄存器加法器B 加法器A数据选择器寄存器求补器图1.1 恢复余数法除法器的原理框图1.3 设计环境（1）硬件环境伟福COP2000型计算机组成原理实验仪（2）EDA环境Xilinx Foundation F3.1 设计工具、COP2000仿真软件。
第2章详细设计方案2.1 顶层方案图的设计与实现设计采用自上而下的设计方法，顶层方案图实现恢复余数法定点原码一位除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于FPGA XV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到FPGA XV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建顶层图形设计文件顶层图形文件主要由三个寄存器模块（U2、U5、U7）、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块组装而成的一个完整的设计实体。
可利用Xilinx Foundation F3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 顶层图形文件结构图2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和FPGA XV200实验板，故采用的目标芯片为Xlinx FPGA XV200可编程逻辑芯片。
（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx FPGA XV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx FPGA XV200芯片引脚对应关系如表2.1所示。
元件符号中的输入/输出信号FPGA芯片引脚A5 P81A4 P82A3 P84A2 P85A1 P86A0 P87CLK P213S P73B5 P96B4 P97B3 P100B2 P101B1 P102B0 P103OUT5 P178/P217OUT4 P184/P218OUT3 P185/P220OUT2 P203/P221OUT1 P111/P222OUT0 P110/P223S3 P108/P231S2 P109/P232S1 P124/P234S0 P125/P235表2.1 信号和芯片引脚对应关系2.1.3编译、综合、适配利用Xilinx FoundationF3.1编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现定点原码一位除法器（恢复余数）的底层图形文件是由10个模块组装而成的一个完整的设计实体。
可利用Xilinx Foundation F3.1 ECS模块实现底层图形文件的设计，底层模块包括三个寄存器模块、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块，由Xilinx FPGA XV200可编程逻辑芯片分别实现。
2.2.1寄存器模块的设计与实现(1)创建寄存器原理图内部主要用到D触发器，当上升沿到来时，输出与D端相同值，下降沿时，保持数值不变，实现寄存功能。
其原理图如图2.2所示。
图2.2 寄存器原理图(2)创建元件图形为了能在图形编辑器（原理图设计输入方式）中调用此芯片，需要为A1 芯片创建一个元件图形，可用Xilinx Foundation F3.1编译器的Create Symbol模块实现，CLOCK为控制端,B0~B5为输入端，F0~F5为输出端。
其元件图形如图2.3所示。
图2.3 寄存器元件图形符号(3)功能仿真对创建的寄存器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation F3.1编译器Simulator模块实现。
其仿真图如图2.4所示。
图2.4 寄存器仿真图2.2.2数据选择器模块的设计与实现1.选择器A（选择输出0和除数Y）(1)创建选择器模块原理图选择器内部主要由与门构成，控制信号分别与各输入数据相与，因此当控制信号为电平时，输出都为0，当控制信号为高电平时，输出为输入数据。
其原理图如图2.5所示。
图2.5 选择器模块原理图(2)创建元件图形H0~H5为输入端，F0~F5为输出端，C为控制端。
其元件图如图2.6所示。
图2.6 选择器模块元件图形符号(3)功能仿真对创建的选择器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation F3.1编译器Simulator模块实现。
仿真结果如图2.7所示。
图2.7 选择器模块仿真图2.数据选择器B（二选一数据选择器：选择输出被除数X和余数）(1)创建二选一数据选择器原理图二选一数据选择器内部主要利用六个二选一芯片，当控制信号为高电平时，选择B，输出B中数据；当控制信号为低电平时，选择A，输出为A中数据。
其原理图如图2.8所示。
图2.8 二选一数据选择器原理图其中，数据选择器逻辑框图如图2.9所示。
图2.9 二选一数据选择器逻辑框图(2)创建元件图形A、B、A0~A5、B0~B5为输入端，S、C0~C5为输出端，CO为控制端。
其元件图如图2.10所示。
图2.10 二选一数据选择器元件图形符号(3)功能仿真对创建的二选一数据选择器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation F3.1编译器Simulator模块实现。
仿真结果如图2.11所示。
图2.11 二选一数据选择器仿真图2.2.3补码器模块的设计与实现(1)创建补码器原理图图2.12 补码器模块原理图补码器模块内部用到了一个ADD4芯片，以对除数Y求其[Y]补,通过对输入的二进制数的四位有效数字实行取反加1操作。
其原理图如图2.12所示。
(2)创建元件图形Y0~Y3为输入端，B0~B3为输出端。
其图形如图2.13所示。
图2.13 补码器模块元件图形符号(3功能仿真对创建的补码器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation F3.1编译器Simulator模块实现，Y3为高位，B3也为高位。
仿真结果如图2.14所示。
图2.14 补码器模块仿真图2.2.4加法器模块的设计与实现(1)创建加法器原理图加法器内部主要用到ADDS加法芯片以及一些与非门，先将输入的六位二进制数转换成八位，即在高位加两个零，然后进行加法运算。
最后，将得到的数据输出低六位。
其原理图如图2.15所示。
图2.15 加法器原理图(2)创建元件图形为了能在图形编辑器（原理图设计输入方式）中调用此芯片，需要为FPGA XV200芯片创建一个元件图形，可用Xilinx Foundation F3.1编译器的Create Symbol模块实现，A0~A5、B0~B5是输入端，S0~S5是输出端。
其元件图形如图2.16所示。
图2.16 加法器元件图形符号(3)功能仿真对创建的加法器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation F3.1编译器Simulator模块实现。
仿真结果如图2.17所示。
图2.17 加法器仿真图2.2.5移位寄存器模块的设计与实现1.移位寄存器(1)创建移位寄存器原理图移位寄存器内部主要用到了与门和非门，依次将数据从低位传给高位，最低位补零。