基于VHDL的数字频率计设计

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基于VHDL语言的数字频率计的设计方案

基于VHDL语言的数字频率计的设计方案
1.引言数字频率计是通讯设备、计算机、电子产品等生产领域不
可缺少的测量仪器。

由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。

通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统简化，提高整体的性能和可靠性。

采用VHDL编程设计的数字频率计，除了被测信号的整形部分，键输入和数码显示以外，其他都在一片FPGA上实现，从而让整个系统非常精简，让其具有灵活的现场更改性，在不改变硬件电路的基础上，进一步改进提高系统的性能，使数字频率计具有高速，精确度高，可靠性强，抗干扰等优点，为数字系统进一步的集成创造了条件。

2.数字频率计的工作原理
频率测量方法中，常用的有直接测频法、倍频法和等精度测频法。

中直接测频法是依据频率的含义把被测频率信号加到闸门的输入端，只有在闸门开通时间T（以ls计）内，被测（计数）的脉冲送到十进制计数器进行计数。

直接测频法比其他两个方案更加简单方便可行，直接测频法虽然在低频段测量时误差较大，但在低频段我们可以采用直接测周法加测量，这样就可以提高测量精度了。

直接周期测量法是用被测周期信号直接控制计数门控电路，使主门开放时间等于Tx,时标为Ts的脉冲在主门开放时间进入计数器。

设在Tx期间计数值为N,可以根据Tx=N乘以Ts来算得被测信号周期。

因此本文采用低频测周，高频测频的方法来提高精度，减小误差。

3.主要功能模块的实现
该系统设计的控制器是由状态机实现，通过在不同测量档位，选择合理的时基信号频率降低误差，确定各状态转移条件和状态名，采用低频档位测周，。

基于VHDL设计的频率计

基于VHDL设计的频率计专业：信息工程学号：姓名：一、实验任务及要求1、设计一个可测频率的数字式频率计，测量范围为1Hz～12MHz。

该频率计的逻辑图如图所示。

2、用层次化设计方法设计该电路，编写各个功能模块的程序。

3、仿真各功能模块，通过观察有关波形确认电路设计是否正确。

4、完成电路设计后，用实验系统下载验证设计的正确性。

二、设计说明与提示由上图可知8位十进制数字频率计，由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。

1、测频控制信号发生器设计要求。

频率测量的基本原理是计算每秒种内待测信号的脉冲个数。

这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同不控制。

当TSTEN高电平时允许计数、低电平时停止计数，并保持其所计的数。

在停止计数期间，首先需要一个锁存信号Load的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。

设置锁存器的好处是为了显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作做准备。

测频控制信号发生器的工作时序如下图。

为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时使其值翻转。

其中控制信号时钟CLK的频率1Hz，那么信号TSTEN的脉宽恰好为1秒，可以用作闸门信号。

然后根据测频的时序要求，可得出信号Load和CLR_CNT 的逻辑描述。

由图可见，在计数完成后，即计数使能信号TSTEN在1秒的高电平后，利用其反相值的上跳沿产生一个锁存信号Load，0.5秒后，CLR_CNT产生一个清零信号上跳沿。

高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真（TIMING SIMULATION），防止可能产生的毛剌。

基于VHDL的频率计设计本科毕业设计

JIU JIANG UNIVERSITY毕业论文（设计）题目基于VHDL的频率计设计英文题目 The frequency meter based on VHDL design 院系电子工程学院专业电子信息工程九江学院学士学位论文摘要数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。

它不仅可以测量正弦波、方波、三角波、尖脉冲信号，而且还可以测量它们的周期。

经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。

因此数字频率计在测量物理量方面应用广泛。

本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，而且还能对其他多种物理量进行测量。

具有体积小、可靠性高、功耗低的特点。

采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。

关键字：VHDL语言；频率计；FPGA基于VHDL的频率计设计The frequency meter based on VHDL designAbstractDigital frequency meter is directly with a decimal number to display the measured signal frequency of a measuring device. It not only can measure the sine wave, square wave, triangle wave, pulse signal, but also can measure their cycle. Modified, and can measure pulse width, into a digital pulse width measuring instrument; Add the sensors in the circuit, but also can be made into digital pulse apparatus, meter, etc. So the digital frequency meter has been widely applied in measuring physical quantities. This design with VHDL on the CPLD device to realize digital frequency meter frequency measurement and control system, can use decimal digital display measured signal frequency, but also to measure a variety of other physical quantities. With the characteristics of small volume, high reliability, low power consumption. VDHL programming design was adopted to realize digital frequency meter, in addition to the measured signal of the plastic part and digital display, key input parts, all on a FPGA chip, the whole system is very compact, and with flexible field is modified.Key Words：VHDL language; Frequency meter; FPGA九江学院学士学位论文目录摘要 (I)The frequency meter based on VHDL design (II)Abstract (II)第一章绪论 (1)1．1课题的研究背景 (1)1．2频率计发展现状 (1)第2章数字频率计的要求 (3)2.1 主要技术指标 (3)2.2 课题的研究内容 (3)第3章数字频率计的方案设计 (4)3.1 基本原理 (4)3.1．1 频率计测量频率的设计原理 (4)3.1.2频率计测量频率的原理图 (4)3.2 设计流程图 (5)第4章数字频率计各模块功能介绍 (6)4.1频率控制模块的VHDL语言源程序 (6)4.1.1 频率控制模块的程序如下： (6)4.1.2 频率控制模块CNT12 (7)4.2十进制加法计数器CNT10的VHDL语言源程序 (7)4.2.1 十进制计数器的程序 (7)4.2.2 十进制计数器的顶层设计 (9)4.3系统模块的VHDL语言源程序 (9)4.3.1系统模块的设计 (9)4.3.2 系统模块的程序 (9)4.4 锁存器LOCK的VHDL语言源程序 (13)4.4.1 锁存器LOCK的程序 (13)4.4.2 锁存器LOCK顶层设计图 (14)4.5 译码模块DECODER的VHDL语言源程序 (15)4.5.1 译码模块DECODER的程序 (15)4.6四选一选择器MUX41的VHDL语言源程序 (16)4.6.1 MUX41程序 (16)4.7 四进制计数器CNT4的VHDL语言源程序 (17)基于VHDL的频率计设计4.7.1 四进制计数器CNT4的程序 (17)4.7.2 四进制计数器CNT4 (17)4.8 250分频器的VHDL语言源程序 (18)4.8.1 250分频器的程序 (18)4.8.2 250分频器 (18)九江学院学士学位论文第一章绪论在科技高度发展的今天，集成电路和计算机应用得到了高速发展。

基于VHDL语言的数字频率计设计

数码管显示，最大读数分别为９９Ｈｚ９９ｋ、．９ｋ、９．Ｈｚ９９ｋ，９Ｈｚ小数点随量程变换自动移位），量程自动转
换规则：
硬件描述语言对高层次的系统行为进行描述，在系统
一
级进行验证，最后再用逻辑综合优化工具生成具体
摘要介绍了ＶＨＤＬ语言在数字频率计设计中的具体应甩，说明了实现电子电路设计的自动化（Ａ）过程和ＥＤ
ＥＡ技术在现代数字系统设计中的重要地位和作用。Ｄ关键词ＶＨＥＡ自下至上自上至下综合编程下载ＤＬＤ
ＭｏｄｆＭｕｔｍｅａｄｓｏｒｌｉｄｉＰｒｓｎｔｔｏｎｅｅａｉｗｉｈｔＵＳｒｅ
［］９４２７２３Ｃ，１９，５～７
５Ｐｒｂｋｒｎ，Ｂ，ｇｈｖｎ，ａｈａａａＲａａａＳＶ．Ｓｙｈｒｎｉａｉｎｎｃｏｚｔｏ
的门级逻辑电路的网表，其对应的物理实现是专用集成电路（Ｉ。ＡＳＣ）
（）读数大于９９时（１９不考虑小数点，下同），频率计处于超量程状态，此时显示器发出溢出指示（显
示ＦＦ，下次测量，量程自动增大一档。Ｆ）
设计一个３位十进制数字频率计，其测量范围为
１ＭＨ，程分１Ｈｚ０Ｈｚｚ三档（位ｚ量０ｋ、１０ｋ、１ＭＨ３

基于VHDL的数字频率计的设计

目录第一章概述 (1)1.1 设计概述 (1)1.2设计内容 (1)1.3 设计原理 (1)1.4 设计功能 (2)第二章技术与开发工具 (3)2.1 VHDL简介 (3)2.1.1简介 (3)2.1.2 VHDL程序组成部分 (4)2.1.3 VHDL系统优势 (4)2.2 MAX+PLUSⅡ (5)2.2.1 软件简介 (5)2.2.2 软件组成 (6)2.2.3设计流程 (7)第三章系统分析 (8)3.1数字频率计的设计任务及要求 (8)3.2 模块的划分 (8)3.3设计分析 (9)第四章各功能模块基于VHDL的设计 (10)4.1 时基产生与测频时序控制电路模块的VHDL源程序 (10)4.2 待测信号脉冲计数电路模块的VHDL源程序 (11)4.2.1 十进制加法计数器的VHDL源程序 (11)4.2.2待测信号脉冲计数器的VHDL源程序 (12)4.3 锁存与译码显示控制电路模块的VHDL源程序 (13)4.3.1 译码显示电路的VHDL源程序 (13)4.3.2 锁存与译码显示控制模块的VHDL源程序 (14)4.4 顶层电路的VHDL源程序 (16)第五章数字频率计波形仿真 (18)5.1 时基产生与测频时序控制电路模块的仿真 (18)5.2 待测信号脉冲计数电路模块的仿真 (18)5.2.1 十进制加法计数器的仿真 (18)5.2.2待测信号脉冲计数器的仿真 (19)5.3 锁存与译码显示控制电路模块的仿真 (19)5.3.1 译码显示电路的仿真 (19)5.3.2 锁存与译码显示控制模块的仿真 (20)5.4 数字频率计系统的仿真 (20)结论 (22)参考文献 (23)摘要本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。

该频率计采用VHDL硬件描述语言编程以MAX+PLUSⅡ为开发环境，极大地减少了硬件资源的占用。

数字频率计模块划分的设计具有相对独立性，可以对模块单独进行设计、调试和修改，缩短了设计周期。

基于VHDL的数字频率计设计

XXXXXXX学院学生毕业设计（论文）报告系别：电子与电气工程学院专业：电子信息工程技术班号：学生姓名：学生学号：设计（论文）题目：基于VHDL的数字频率计设计指导教师：设计地点：XXXXXXX学院起迄日期：20XX.9.1~20XX.10.31毕业设计（论文）任务书专业电子信息工程技术班级姓名一、课题名称：基于VHDL的数字频率计设计二、主要技术指标：1. 频率范围为：1Hz~50MHz。

2. 结果用数码管十进制显示。

3. 输入信号电压幅度为50mV～5V。

三、工作内容和要求：1. 构建大体的设计方案，并了解其内容。

2. 构建出大体的顶层原理设计框图。

3. 对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

4. 对整个原理框图进行编译并通过。

5. 对整个仿真图编译通过。

四、主要参考文献：[1] 陈必群. EDA技术与项目训练[M] ，常州：常州信息职业技术学院，2009年.[2] 王凤英. 基于FPGA的数字频率计设计与仿真[J].科技资讯,，2008，15（8）：1—10[3] 谭会生,张昌凡.EDA技术及应用.西安[M]：电子科技大学出版社,2001年[4] 张凯,林伟.VHDL实例剖析[M].北京：国防工业出版社,2004年[5] 刘玉良，李玲玉，邓勇全.吉林：用EDA方法设计数字系统的灵活性[D]，2002年[6] 宋万杰等.CPLD技术及其应用.[M].西安：西安电子科技大学出版社，2000年.学生（签名）年月日指导教师（签名）年月日教研室主任（签名）年月日系主任（签名）年月日毕业设计（论文）开题报告基于VHDL的数字频率计设计目录摘要Abstract第1章前言 (1)第2章数字频率计的要求 (2)2.1 主要技术指标 (2)2.2 工作内容和要求 (2)第3章数字频率计的方案设计.............................. (3)3.1 基本原理 (3)3.1.1 频率计测量频率的设计原理 (3)3.1.2 频率计测量频率的原理图 (3)3.2 设计流程图 (3)第4章数字频率计各模块功能介绍 (4)4.1 频率控制模块的VHDL语言源程序 (4)4.1.1 频率控制模块的程序 (4)4.2 十进制加法计数器CNT10的VHDL语言源程序 (5)4.2.1 十进制计数器的程序 (5)4.2.2 十进制计数器的顶层设计 (6)4.3系统模块的VHDL语言源程序 (7)4.3.1系统模块的设计 (7)4.3.2 系统模块的程序 (7)4.4 锁存器LOCK的VHDL语言源程序 (10)4.4.1 锁存器LOCK的程序 (10)4.5 译码模块DECODER的VHDL语言源程序 (11)4.5.1 译码模块DECODER的程序 (11)4.6四选一选择器MUX41的VHDL语言源程序 (12)4.6.1 MUX41程序 (12)4.7 四进制计数器CNT4的VHDL语言源程序 (13)4.7.1 四进制计数器CNT4的程序 (13)4.8 250分频器的VHDL语言源程序 (14)4.8.1 250分频器的程序 (14)第5章数字频率计仿真图 (15)5.1 频率控制模块仿真波形图 (15)5.2 十进制计数器模块仿真波形图 (15)5.3 锁存模块仿真波形图 (15)5.4 译码模块波形仿真图 (16)5.5 四选一选择器MUX41的仿真图 (16)5.6 四进制计数器CNT4的仿真图 (16)5.7 250分频器的仿真图 (17)第6章频率计顶层原理图的输入 (18)第7章下载测试 (19)第8章结束语 (20)参考文献答谢辞数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。

基于VHDL频率计的设计

频率计一、实验目的1.学习并熟悉使用max+plusⅡ软件。

2.掌握各频率计各逻辑模块的功能与设计方法。

二、实验原理频率测量基本原理是计算每秒钟内待测信号的脉冲个数。

要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。

当TSTEN为高电平时，允许计数；为低电频时停止计数，并保持其所计的脉冲信号。

在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进32位锁存器REG32B中，并由周期性的清零信号并不断闪烁。

所存信号之后，必需有一清零信号CLR_CNT 对计数器进行清零，为下一秒的计数做准备。

测试控制信号发生器的工作时序如图。

为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。

三、实验内容和代码—————————————cnt10——————————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT (CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT INTEGER RANGE 0 TO 15;CARRY_OUT :OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI: INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK, CLR, ENA)BEGINIF CLR = '1' THEN CQI <= 0;ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = '1' THENIF CQI < 9 THEN CQI <= CQI + 1;ELSE CQI <= 0;END IF;END IF;END IF;END PROCESS;PROCESS(CQI)BEGINIF CQI = 9 THEN CARRY_OUT <= '1';ELSE CARRY_OUT <= '0'; END IF;END PROCESS;CQ <= CQI;END behav;——————————————REG32GB——————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT (Load : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(Load, DIN)BEGINIF Load'EVENT AND Load='1' THEN DOUT <=DIN;END IF;END PROCESS;END behav; ——————————————TESTCTL——————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT (CLK : IN STD_LOGIC;TSTEN : OUT STD_LOGIC;CLR_CNT : OUT STD_LOGIC;Load : OUT STD_LOGIC);END TESTCTL;ARCHITECTURE behav OF TESTCTL ISSIGNAL Div2CLK : STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THENDiv2CLK <= NOT Div2CLK;END IF;END PROCESS;PROCESS(CLK, Div2CLK)BEGINIF CLK = '0' AND Div2CLK ='0' THEN CLR_CNT <= '1';ELSE CLR_CNT <= '0'; END IF;END PROCESS;Load <= NOT Div2CLK; TSTEN <= Div2CLK;END behav;——————————FREQTEST——————————LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST ISPORT(CLK : IN STD_LOGIC;FSIN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END FREQTEST;ARCHITECTURE struc OF FREQTEST ISCOMPONENT TESTCTLPORT(CLK : IN STD_LOGIC ; TSTEN : OUT STD_LOGIC ;CLR_CNT : OUT STD_LOGIC ; Load : OUT STD_LOGIC );END COMPONENT;COMPONENT CNT10PORT(CLK : IN STD_LOGIC ; CLR : IN STD_LOGIC ; ENA : IN STD_LOGIC ;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CARRY_OUT : OUT STD_LOGIC);END COMPONENT;COMPONENT REG32BPORT( Load : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END COMPONENT ;SIGNAL Load1,TSTEN1,CLR_CNT1: STD_LOGIC;SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0);SIGNAL CARRY_OUT1: STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINU1 : TESTCTL PORT MAP(CLK => CLK, TSTEN =>TSTEN1,CLR_CNT => CLR_CNT1, Load => Load1 );U2 : REG32B PORT MAP(Load => Load1, DIN => DTO1, DOUT => DOUT );U3 : CNT10 PORT MAP(CLK => FSIN ,CLR => CLR_CNT1, ENA => TSTEN1,CQ => DTO1(3 DOWNTO 0), CARRY_OUT => CARRY_OUT1(0) ); U4 : CNT10 PORT MAP(CLK => CARRY_OUT1(0), CLR => CLR_CNT1,ENA => TSTEN1, CQ => DTO1(7 DOWNTO 4),CARRY_OUT => CARRY_OUT1(1) );U5 : CNT10 PORT MAP(CLK => CARRY_OUT1(1), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(11 DOWNTO 8),CARRY_OUT => CARRY_OUT1(2) );U6 : CNT10 PORT MAP(CLK => CARRY_OUT1(2), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(15 DOWNTO 12),CARRY_OUT => CARRY_OUT1(3) );U7 : CNT10 PORT MAP(CLK => CARRY_OUT1(3), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(19 DOWNTO 16),CARRY_OUT => CARRY_OUT1(4) );U8 : CNT10 PORT MAP(CLK => CARRY_OUT1(4), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(23 DOWNTO 20),CARRY_OUT => CARRY_OUT1(5) );U9 : CNT10 PORT MAP(CLK => CARRY_OUT1(5), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(27 DOWNTO 24),CARRY_OUT => CARRY_OUT1(6) );U10 : CNT10 PORT MAP(CLK => CARRY_OUT1(6), CLR => CLR_CNT1,ENA => TSTEN1,CQ => DTO1(31 DOWNTO 28) ); END struc;四、实验原理图：五、实验仿真波形：本次设计我们采用GW48 EDA实验箱，选择芯片EP1K30TC144-1，选择模式0，引七、编程下载在实验箱上选择CLOCK2输入为1Hz，模式选择模式0，引脚映射如上表所示。

基于vhdl数字频率计设计说明书

一、设计功能与要求设计数字频率计，满足如下功能：（1）用VHDL语言完成数字频率计的设计及仿真。

（2）频率测量范围：1∼10KHz，分成两个频段，即1∼999Hz，1KHz∼10KHz，用三位数码管显示测量频率，且用LED（发光二极管）来表示所显示单位，我们这里定义亮绿灯表示以Hz为单位，亮红灯表示以KHz为单位。

（3）具有自动校验和测量两种功能，即既能用于标准时钟的校验，同时也可以用于未知信号频率的测量。

（4）具有超量程报警功能，在超出目前所选量程档的测量范围时，会发出音响报警信号。

二、设计思路通过计算已知单位时间内待测信号的脉冲个数来计算被测信号的频率，同时通过动态扫描方式在三个数码管上显示出测得频率值。

如下图1的系统框图所示，计数器对CP信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁存，并通过时钟下降沿将不再变化的测量值送至数码管显示。

在下一个计数时钟信号上升沿到来时，再次重新计数。

图1 系统设计框架图系统各个模块介绍如下:（1）测量/校验选择模块：输入信号：选择信号selin，被测信号measure，标准校验信号test；输出信号：CP；当selin=0时，为测量状态，CP=measure；当selin=1时，为校验状态，CP=test。

校验与测量共用一个电路，只是被测信号CP不同而已。

（2）测频控制信号发生器（二分频）：输入信号：1Hz时钟信号clk；输出信号：1秒钟高电平基准信号clk1（周期为2秒）；（3）四级十进制计数器模块（带进位C）：输入信号：clk1、CP，用于计数开始、清零、锁存。

输出信号：q4～q1设置超出量程档测量范围示警信号alert。

若被测信号频率小于1KHz（K=0），则计数器只进行三级十进制计数，最大显示值为999.Hz，如果被测信号频率超过此范围，示警信号扬声器报警；若被测信号为1KHz~10KHz （K=1），计数器进行四位十进制计数，取高三位显示，最大显示值为9.99KHz，如果被测信号频率超过此范围, 示警信号扬声器报警。

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常州信息职业技术学院学生毕业设计（论文）报告系别：电子与电气工程学院专业：电子信息工程技术班号：学生姓名：学生学号：设计（论文）题目：基于VHDL的数字频率计设计指导教师：朱幼娟设计地点：常州信息职业技术学院起迄日期：2011.9.1~2011.10.31毕业设计（论文）任务书专业电子信息工程技术班级姓名一、课题名称：基于VHDL的数字频率计设计二、主要技术指标：1.频率范围为：1Hz~50MHz。

2.结果用数码管十进制显示。

3.输入信号电压幅度为50mV～5V。

三、工作内容和要求：1.构建大体的设计方案，并了解其内容。

2.构建出大体的顶层原理设计框图。

3.对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

4.对整个原理框图进行编译并通过。

5.对整个仿真图编译通过。

频率检测是电子测量领域的最基本也是最重要的测量之一。

频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。

以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。

该设计采用等精度测量方法，解决了这个问题。

同时频率与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。

随着电子技术的发展,数字系统的设计正朝高速度、大容量、小体积的方向发展,传统的自底而上的设计方法已难以适应形势。

E D A技术的应运而生,使传统的电子系统设计发生了根本的变革。

E D A技术就是依赖功能强大的计算机,在E D A工具软件平台上,对以硬件描述语言V H D L为系统逻辑描述手段自顶而下地逐层完成相应的描述、综合、优化、仿真与验证,直至生成器件。

利用E D A仿真技术与V H D L语言的功能来完成六位频率计的仿真设计。

二·课题研究的主要内容：1.构建出大体的顶层原理设计框图。

2.对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

3.对整个原理框图进行编译通过。

4.对整个仿真图编译通过。

三·主要研究（设计）方法论述：本设计通过频率控制模块，将时钟信号clk两分频后分别取反赋给锁存使能和计数使能端，这样计数完成后就能实现数据的锁存。

当计数使能和时钟信号同时出现低电平的时候，计数复位信号有效，将计数器清零，从新开始计数。

1.通过十进制计数器模块实现对输入信号周期的计数。

2.通过锁存模块实现对计数器结果的锁存，并将其送入译码模块。

3.通过译码模块实现对计数结果的译码，让其直观地显示于数码管上。

4.通过系统模块编译、仿真实现对各模块功能的整合，实现整个系统的功能。

四、设计（论文）进度安排：时间（迄止日期）工作内容2011.9.1~9.17根据课题调研，收集资料，研究方案设计，完成开题报告。

2011.9.18~9.19构建出大体的顶层原理设计框图。

2011.9.20~9.24对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

2011.9.25~9.29设计整体原理图，下载仿真，并对整个仿真图编译通过。

2011.9.30~10.7完成毕业论文的初稿，形成最后上交的毕业设计。

2011.10.8~10.31再次修改完善论文五、指导教师意见：指导教师签名：年月日六、系部意见：系主任签名：年月日基于VHDL的数字频率计设计目录摘要Abstract第1章前言 (1)第2章数字频率计的要求 (2)2.1主要技术指标 (2)2.2工作内容和要求 (2)第3章数字频率计的方案设计 (3)3.1基本原理 (3)3.1.1频率计测量频率的设计原理 (3)3.1.2频率计测量频率的原理图 (3)3.2设计流程图 (3)第4章数字频率计各模块功能介绍 (4)4.1频率控制模块的VHDL语言源程序 (4)4.1.1频率控制模块的程序 (4)4.2十进制加法计数器CNT10的VHDL语言源程序 (5)4.2.1十进制计数器的程序 (5)4.2.2十进制计数器的顶层设计 (6)4.3系统模块的VHDL语言源程序 (7)4.3.1系统模块的设计 (7)4.3.2系统模块的程序 (7)4.4锁存器LOCK的VHDL语言源程序 (10)4.4.1锁存器LOCK的程序 (10)4.5译码模块DECODER的VHDL语言源程序 (11)4.5.1译码模块DECODER的程序 (11)4.6四选一选择器MUX41的VHDL语言源程序 (12)4.6.1MUX41程序 (12)4.7四进制计数器CNT4的VHDL语言源程序 (13)4.7.1四进制计数器CNT4的程序 (13)4.8250分频器的VHDL语言源程序 (14)4.8.1250分频器的程序 (14)第5章数字频率计仿真图 (15)5.1频率控制模块仿真波形图 (15)5.2十进制计数器模块仿真波形图 (15)5.3锁存模块仿真波形图 (15)5.4译码模块波形仿真图 (16)5.5四选一选择器MUX41的仿真图 (16)5.6四进制计数器CNT4的仿真图 (16)5.7250分频器的仿真图 (17)第6章频率计顶层原理图的输入 (18)第7章下载测试 (19)第8章结束语 (20)参考文献答谢辞摘要数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。

它不仅可以测量正弦波、方波、三角波、尖脉冲信号，而且还可以测量它们的周期。

经过改装，可以测量脉冲宽度，做成数字式脉宽测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。

因此数字频率计在测量物理量方面应用广泛。

本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，而且还能对其他多种物理量进行测量。

具有体积小、可靠性高、功耗低的特点。

关键词：VHDL语言；频率计AbstractDigital cymometer is to directly show to be measured a kind of diagraph of signal frequency to equip with the decimal system number.It not only can measure sine wave, square wave,triangle wave,sharp pulse signal and other have a period of the frequency of the signal of characteristic,can measure pulse width,make into the number type vein breadth to measure an instrument;Increase to spread a feeling machine in the electric circuit,can also make into a number pulse instrument,account a price machine etc..Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied extensive.This design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system,can show to be measured the frequency of signal with the decimal system figures,and return an ability as to it's he various physical quantity carry on diagraph.Have the physical volume small and dependable sex Gao and achievement to consume a low characteristics.digital cymometer is the diagraph instrument of research production realm indispensabilities,The digital cymometer that adopts VDHL to weave a distance to design a realization accounts,in addition to is measured the orthopedics of signal part,the key importation part and figures show part,rest all in one FPGA realization of chip,the whole system simplifies very much,and has vivid spot to change sex.Keywords:VHDL;digital cymometer第1章前言频率信号抗干扰性强,易于传输,可以获得较高的测量精度,所以测频方法的研究是电子测量领域的重要内容。

传统的数字频率计一般由分离元件搭接而成,其测量范围、测量精度和测量速度都受到很大的限制。