做一个五进制的加减法计数器
五-十进制计数器
（a）逻辑符号（b）管脚图图4-35 二-五-十进制计数器74LS390图4-36 二进制计数器图4-37 五进制计数器3. 五进制计数以U1B计数器为例，如果计数脉冲从12CP端输入，计数信号从2Q、2Q1端输出，则为五进制计数，电路如图4-37所示图4-38 十进制8421码输出图4-39 十进制5421码输出5. 十进制计数5421BCD码输出以U1B计数器为例，如果计数脉冲从12CP端输入，2Q3连接02CP，计数信号从2Q0、2Q3、2Q2、2Q1输出，则为十进制计数，输出为5421BCD码，电路如图4-39所示。
图4-40 74LS390百进制计数器电路图项目八学习和测试数据寄存器按照存取数据方式的不同，寄存器可分为数据寄存器和移位寄存器两大类。
数据寄存器只能并行输入数据和输出数据。
移位寄存器中的图4-41 4位并行数据寄存器数据寄存器的工作原理如下。
置0（a）逻辑符号（b）管脚图（a）逻辑符号（b）管脚图图4-43 集成双向移位寄存器74LS1941. 逻辑管脚CR———异步清零端图4-44 74LS192加法计数器测试电路（1）从TTL数字集成电路库中拖出74LS192。
（2）从电源库中拖出电源VCC、接地。
（3）从显示器材库中拖出译码显示器和1个逻辑指示灯。
（4）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz （5）将脉冲信号加到加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。
（6）按下仿真开关进行测试，数码依次显示0～9和进位信号。
图4-45 两级加法计数器测试电路（1）从TTL数字集成电路库中拖出两个74LS192，分别是U1和U2（2）从电源库中拖出电源VCC、接地。
（3）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz （4）从显示器材库中拖出两个译码显示器，其中U3显示个位数，U4显示十位数。
（5）将时钟脉冲信号加到U1的加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。
用74160集成计数器构成任意进制计数器的电路设计
用74160集成计数器构成任意进制计数器的电路设计单嵛琼;单长吉【摘要】74160 is die for 10 synchronous counter addition,take advantage of its reset and the number of pre-set function can make mould for any number of counters.So as to solve the problem that we can't buy any kind of counter.%74160是模为10的同步加法计数器，利用它的清零和预置数功能可以构成模为任意数的计数器，从而解决了我们需要计数器但市场上又买不到这种计数器的困难。
【期刊名称】《大学物理实验》【年(卷),期】2016(029)003【总页数】3页(P15-17)【关键词】计数器;清零;置数;有效状态【作者】单嵛琼;单长吉【作者单位】昭通学院，云南昭通 657000;昭通学院，云南昭通 657000【正文语种】中文【中图分类】O453市场上能买到的集成计数器芯片一般为4位二进制计数器和十进制计数器，如果需要其它进制计数器，可用现有的4位二进制计数器和十进制计数器芯片进行设计。
74160是8421BCD码同步加法十进制计数器，可以用它来构成任意进制计数器。
74160是8421BCD码同步加法计数器[1-2]，图1是它的逻辑符号：是清零端，端是预置数端，EP、ET是两个使能端，CP端是时钟脉冲端，RCO是进位输出端，D3、D2、D1、D0是四个预置数据输入端，Q3、Q2、Q1、Q0是四个数据输出端。
其中进位输出端的逻辑表达式为[3]：RCO=ET·Q3·Q1。
由表1可知，74160具有异步清零、同步置数、计数和保持的功能。
用74160构成模小于10的计数器的计数器时通常有两种方法：异步清零法和同步置数法[4].文章中选取用74160构成五进制计数器来说明这两种方法的应用。
计数器
引言计数器是数字系统中用的较多的基本逻辑器件，也是现代最常用的时序电路之一，它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类不胜枚举，按触发器动作动作分类，可以分为同步计数器和异步计数器；按照计数数值增减分类，可以分为加计数器、减计数器和可逆计数器；按照编码分类，又可以分为二进制码计数器、BCD码计数器、循环码计数器。
此外，有时也会按照计数器的计数容量来区分，如五进制、十进制计数器等等。
1设计构思及理论根据电路的设计要求，要实现二―五―十进制计数，可以先实现十进制计数，然后通过倍频产生五进制计数和二进制计数；也可以先实现二进制计数和五进制计数，然后把它们连接起来进而产生十进制计数。
对比以上两种方法，明显后面的方法比较容易实现，而且实现所需的门电路也比较少，因而选择用第二种方法来进行设计。
1.1 二进制计数的原理二进制计数的原理图如图1.1.1所示，可以用一个T触发器接成一个'T触发器，这样在时钟的作用下，每来一个时钟触发器的输出与前一个状态相反，这样就够成了一个二进制计数器。
图1.1.1 二进制计数原理图图1.1.2 二进制计数波形图1.2 五进制计数的原理五进制计数的原理图如图2.2.1所示，要进行五进制计数，至少要有3个存储状态的触发器，本原理图中选用两个JK 触发器和一个'T 触发器构成五进制计数器，在时钟的作用下就可以进行五进制计数。
图1.2.1 五进制计数原理图图1.2.2 五进制计数波形图2 系统电路的设计及原理说明2.1 系统框图及说明图2.1.1 十进制计数框图图2.1.2 二-五进制计数框图根据设计的要求，在构成十进制计数器时，只需将二进制计数器和五进制计数器级联起来，即将二进制计数器的输出作为五进制计数器的时钟输入接起来就可以实现十进制计数了。
而在进行二-五进制计数时，可以将五进制计数器的输出作为二进制计数器的时钟输入，外部时钟输入到五进制计数器的时钟输入端即可在一个外部输入时钟的控制下分u oClk u ou 1别产生二进制计数和五进制计数了。
jk触发器组成的同步五进制计数器
jk触发器组成的同步五进制计数器同步计数器是现代电子器件中常用的一种数字电路。
在同步计数器中，计数器每一次增加1时，输出数值会按照特定的计数规律进行变化。
其中，JK触发器是同步计数器中常用的一个组成部分。
多个JK触发器可以组合成一个同步计数器，将其用于数字电路的设计中，可以实现同步计数功能的实现。
下面将详细介绍一下JK触发器的组成和同步五进制计数器的实现方法。
JK触发器的组成JK触发器由逻辑门电路和存储器电路组成。
逻辑门电路中包含两个输入引脚J 和K。
存储器电路中包含一个输出引脚Q和一个反输出引脚Q'。
当输入脚J=1，K=0时，JK触发器进入SET状态，Q=1，Q'=0。
当输入脚J=0，K=1时，JK触发器进入RESET状态，Q=0，Q'=1。
当输入脚J=K=1时，JK 触发器进入保持状态，Q不发生变化。
同步五进制计数器的实现方法同步五进制计数器由五个JK触发器组成，将它们级联起来，以实现五进制计数器的功能。
每个JK触发器的CLK输入都连接到时钟信号源，且每个JK触发器的J、K输入信号均相互不同。
这样，在计数器每一次完成一个完整计数周期后，输出信号会按照特定的规律变化。
具体来说，同步五进制计数器的计数规律如下：00001、00010、00100、01000、10000、00001……其中，五进制数码对应的二进制数码分别为00001、00010、00100、01000、10000。
每一次计数器完成一个完整的计数周期之后，输出信号的值会按照上述规律依次变化。
总结JK触发器在数字电路中的应用非常广泛，尤其是在同步计数器的设计中，其作用尤为重要。
通过组合多个JK触发器，可以实现数字电路中的计数功能，从而实现复杂电子设备的数字控制。
同步五进制计数器是一种常见的计数器类型，其实现方法相对简单，易于在数字电路中应用。
数字电子技术考试卷及答案 (5)
七、（本题12分）画出用74161的异步清零功能构成的80进制计数器的连线图。
八、（本题15分）用D触发器设计一个按自然态序进行计数的同步加法计数器。
要求当控制信号M=0时为5进制，M=1时为7进制（要求有设计过程）。
７《数字电子技术基础》期末考试A卷标准答案及评分标准８９１０北京航空航天大学2004－2005 学年第二学期期末《数字数字电子技术基础》考试A 卷班级______________学号_________姓名______________成绩_________2007年1月18日班号学号姓名成绩《数字电路》期末考试A卷注意事项：1、答案写在每个题目下面的空白处，如地方不够可写在上页背面对应位置；2、本卷共5页考卷纸，7道大题；（（a）74LS85四、逻辑电路和各输入信号波形如图所示，画出各触发器Q 端的波形。
各触发器的初始状态为0。
（本题12分）五、由移位寄存器74LS194和3—8译码器组成的时序电路如图所示，分析该电路。
（1）画出74LS194的状态转换图；（2）说出Z 的输出序列。
（本题13分）CP CP六、已知某同步时序电路的状态转换图如图所示。
（1）作出该电路的状态转换表；（2）若用D触发器实现该电路时写出该电路的激励方程；（3）写出输出方程。
（本题15分）七、电路由74LS161和PROM组成。
（1）分析74LS161的计数长度；（2）写出W、X、Y、Z的函数表达式；（3）在CP作用下。
分析W、X、Y、Z端顺序输出的8421BCD码的状态（W为最高位，Z为最低位），说明电路的功能。
（本题16分）《数字电子技术基础》期末考试A卷标准答案及评分标准一、1、按照波形酌情给分。
北京航空航天大学2005－2006 学年第二学期期末《数字电子技术基础》考试A 卷班级______________学号_________姓名______________成绩_________2006年7月12日班号学号姓名成绩N图712Q Q Y（状态转换、设计过程和步骤对得10分，化简有误扣3-5分）七、MN=00时，是5进制，显示最大数字为4；MN=01时，是6进制。
74ls190芯片设计五进制减法
74ls190芯片设计五进制减法（最新版）目录1.74ls190 芯片概述2.五进制减法计数器的设计原理3.74ls190 在五进制减法计数器中的应用4.设计实例：用 74ls190 芯片设计五进制减法计数器5.总结正文一、74ls190 芯片概述74ls190 是一种 4 位同步十进制计数器，它具有同步清零、同步置数的功能。
74ls190 芯片可以灵活地运用在各种数字电路和单片机系统中实现分频、计数等功能。
二、五进制减法计数器的设计原理五进制减法计数器是一种特殊的计数器，其计数范围为 0-4，即五个状态。
在计数过程中，当计数值达到最大值 5 时，计数器会回零重新开始计数。
五进制减法计数器的设计原理是利用计数器的输入和输出信号之间的逻辑关系实现计数功能。
三、74ls190 在五进制减法计数器中的应用由于 74ls190 芯片具有同步清零、同步置数的功能，因此可以很好地应用于五进制减法计数器。
在五进制减法计数器中，74ls190 芯片可以用来实现计数器的计数功能，同时通过与其他芯片的配合，实现计数器的输入和输出信号的逻辑关系。
四、设计实例：用 74ls190 芯片设计五进制减法计数器本文提供一个简单的五进制减法计数器设计实例，该实例使用两片74ls190 芯片实现。
具体电路连接如下：首先，将两片 74ls190 芯片连接在一起，使它们共享时钟输入 CLK 和异步清零信号 CLR。
同时，将第一片 74ls190 芯片的输出 Q0、Q1、Q2、Q3 连接到第二片 74ls190 芯片的输入 D1、D2、D3、D4。
接下来，设计输入信号。
为了实现五进制计数，需要输入四个信号，分别表示 0、1、2、3、4。
这四个信号可以通过逻辑门电路实现，例如使用与非门和或非门。
最后，设计输出信号。
输出信号需要表示 0-4 这五个状态。
可以将第二片 74ls190 芯片的 Q0、Q1、Q2、Q3 输出信号连接到输出端，通过逻辑门电路实现输出信号的五进制表示。
5进制计数器课程设计
5进制计数器课程设计一、课程目标知识目标：1. 学生能理解5进制计数的基本原理，掌握5进制数与10进制数的相互转换方法。
2. 学生能够运用5进制计数进行简单的数学运算，如加、减运算。
3. 学生了解5进制计数在计算机科学和生活中的应用。
技能目标：1. 学生能够独立设计并搭建一个简单的5进制计数器模型，锻炼动手操作能力。
2. 学生通过小组合作，解决5进制计数相关问题，提升团队协作能力和问题解决能力。
情感态度价值观目标：1. 学生对数学产生兴趣，认识到数学知识与实际生活的紧密联系。
2. 学生在学习过程中，培养耐心、细心的学习态度，提高自信心和自主学习能力。
3. 学生了解我国在数学领域的贡献，增强民族自豪感。
课程性质：本课程为数学学科的一节实践探究课，结合学生年级特点和认知水平，注重理论与实践相结合，培养学生的动手操作能力和实际问题解决能力。
学生特点：五年级学生具有一定的数学基础和逻辑思维能力，对新鲜事物充满好奇心，喜欢动手操作和团队合作。
教学要求：教师需注重启发式教学，引导学生主动探究5进制计数原理，关注学生的个体差异，鼓励学生积极参与课堂讨论和实践活动。
同时，教师应关注学生的情感态度，激发学生的学习兴趣和自信心。
通过本节课的学习，使学生达到课程目标，为后续相关知识的学习打下基础。
二、教学内容本节课依据课程目标，选取以下教学内容：1. 5进制计数原理：介绍5进制计数的基本概念、计数规则及其与10进制数的区别与联系。
2. 5进制与10进制的转换：讲解5进制数与10进制数之间的转换方法，并通过实例进行演示。
3. 5进制计数器设计与搭建：引导学生利用生活中的材料，设计并搭建一个简单的5进制计数器模型。
4. 5进制数学运算：教授5进制数的加、减运算方法，让学生通过实际操作进行练习。
5. 5进制计数在生活中的应用：介绍5进制计数在计算机科学、电子技术等领域的应用，激发学生学习兴趣。
教学内容安排如下：第一课时：5进制计数原理、5进制与10进制的转换。
五进制
综合设计性实验报告题目：可控五进制计数器的设计与实现学生姓名：学号：班级：指导教师：学期：2011——2012第2学期一、摘要计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。
在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。
而本实验主要是针对其计数功能进行研究。
在本实验中要求设计一个可控五进制循环电路。
当控制端A=0时，实现下述状态：000---001---010---011---100---000。
当控制端A=1时，实现下述状态：000---100---011---010---001---000。
首先根据状态循环图画出原始状态卡诺图进而化简得出状态方程，再得出驱动方程与输出方程，选定触发器，画出逻辑电路图，并在MAX+plus II中进行验证、仿真。
二、实验目的1.了解时序电路的设计方法和步骤，掌握计数器的工作原理，研究自启动问题。
2.掌握双D正边沿触发器的工作特性，并利用D触发器设计、调试，进一步掌握使用MAX+plus II中测量多路波形的方法。
三、实验器件74LS175（四D正边沿触发器）、与门、或门、非门、异或门、高电平(VCC)。
四、实验内容1、设计要求：用正边沿D触发器设计一个可控五进制计数器，要求如下：当控制端A=0时，实现下述状态：000---001---010---011---100---000当控制端A=1时，实现下述状态：000---100---011---010---001---0002、设计思路当A=0时有：根据要求画出所要设计电路的次态卡诺图，如图a。
图a为清楚起见，将图a中的卡诺图分解为下图b中的三个卡诺图，分别表示Q*1、Q*2、Q*3、Y。
由卡诺图化简可得状态方程：【Q*1=Q2Q3 Q*2=Q2′Q3+Q2Q3′=Q2○+Q3 Q*3=Q1′Q3′+Q2Q3′Y=Q1】……式一为使电路能实现自启动，结合上面的卡诺图可将电路次态的卡诺图图a修改成下图。
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做一个五进制的加减法计数器，输入控制端为1 时，做加法，为0时，做减法，用JK 触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X,检测的输出变量为乙该电路的功能是五进制计数器。
当X=1时，计数器作加“ 1”运算，设初态为S。
状态由S o 做加1运算，状态转为S i,输出为0;状态S i做加1运算，转为状态S2, 输出为0;状态S2做加1运算，转为状态S3,输出为0;状态S3做加1运算，转为状态S，输出为0;当状态S继续做加1运算时，状态由S转到S o,输出为1。
当X=0时，计数器作减“ 1”运算。
状态由S0做减1运算，此时产生借位，状态转为S,输出为1；状态S4做减1运算，转为状态S3, 输出为0;状态S3做减1运算，转为状态S2,输出为0;状态S2做减1运
算，转为状态S,输出为0;状态S做减1运算，状态由S转为状态S0, 输出为0。
由此得出状态转换图：
第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S o、S i、S2、S3、S表示五种状态，这五种状态不能作状态化简。
在状态编码时，依据2n+1vN<2，当N=5时，n=3,选触发器的个数n=3。
触发器按自然态序变化，采用二进制计数编码。
设S o=OOO，S=001，S2=010，S3=011，S=100。
状态转换表如下:
现态Q n Q n Q n
次态 Q n+1Q n+1Q n+1 /输出 Z
X=0
X=1 000 100/1 001/0 001 000/0 010/0 010 001/0 011/0 011 010/0 100/0 100
011/0
000/1
第三步：求出输出方程，状态方程和驱动方程（控制函数）
用JK 触发器构成逻辑电路，JK 触发器的特性方程CT 二J Q n + K
n n n n
Z=X Q 3 + X Q 3 Q Q
XQ
01 11 10
1 0
X
X
X
丄
A
0 0 0
00 01 11
10 (1)
Q。
00 01 11 10
11
1 0
0 X X
X 0 X
h
X
u
n+1 n n
n n n
Q 3 =X Q 2 Q + X Q 3 Q 2 Q
00 01 11 10 (b)
XQ n 0
1
、/
1 { — X
0 X 什
X
X
1
1
00 01 11
10
00 01 11 10
n+1 _ n
— n_n
— n_n
— n_n
2
=X Q + X Q 2 Q + X Q 2Q + X Q 2 Q 1
00 Q
01 11 10
n+1
n n n n n
=X Q + Q 2 Q + X Q 3 Q
00 01
再由JK触发器特性方程求出各个触发器的驱动方程：
J 1= X Q3n + X Q 3n + Q2n
K i = X Q3n
— n _ n
J 2 = X Q i + X Q 3
& = X Q 3n + X Q i n + X Q i n
J 3 = X Q 2n Q n + X Q 2n Q n
K 3 = X Q 2n Q n
第四步：画出逻辑电路图：
第五步：检测该电路是否有自启动能力：
电路有三个无效状态：101,110,111。
当电路进入任何一个无
效状态后，当来一个脉冲，即有：Q n+1=0,Q2n+1=1,Q1n+1=1,电路进入到状态S=011，输出Z=0，由此可知该电路具有自启动能力。