实验五、任意进制计数器的设计
任意进制计数器的设计
任意进制计数器的设计【摘要】计数器集成芯片一般有4位二进制、8位二进制或十进制计数器，而在实际应用中，往往需要设计一个任意n进制计数器，本文给出它的设计方法和案例。
【关键词】计数器；清零一、利用反馈清零法获得计数器1 集成计数器清零方式异步清零方式：与计数脉冲cp无关，只要异步清零端出现清零信号，计数器立即被清零。
此类计数器有同步十进制加法计数器ct74ls160、同步4位二进制加法计数器ct74ls161、同步十进制加/减计数器ct74ls192、同步4位二进制加/减计数器ct74ls193等。
同步清零方式：与计数脉冲cp有关，同步清零端获得清零信号后，计数器并不立刻被清零，只是为清零创造条件，还需要再输入一个计数脉冲cp，计数器才被清零。
属于此类计数器有同步十进制加法计数器ct74ls162、同步4位二进制加法计数器ct74ls163、同步十进制加/减计数器ct74ls190、同步4位二进制加/减计数器ct74ls191等。
2 反馈清零法对于异步清零方式：应在输入第n个计数脉冲cp后，利用计数器状态sn进行译码产生清零信号加到异步清零端上，立刻使计数器清零，即实现了n计数器。
在计数器的有效循环中不包括状态sn，所以状态sn只在极短的瞬间出现称为过渡状态。
对于同步清零方式：应在输入第n-1个计数脉冲cp后，利用计数器状态sn-1进行译码产生清零信号，在输入第n个计数脉冲cp 时，计数器才被清零，回到初始零状态，从而实现n计数器。
可见同步清零没有过渡状态。
利用计数器的清零功能构成n计数器时，并行数据输入端可接任意数据，其方法如下：①写出n计数器状态的二进制代码。
异步清零方式利用状态sn，同步清零方式利用状态sn-1。
②写出反馈清零函数。
③画逻辑图。
例1 试用ct74ls160的异步清零功能构成六进制计数器。
解：①写出sn的二进制代码。
sn=s6=0110②写出反馈清零函数。
③画逻辑图。
如图1所示。
用可编程逻辑器件实现任意进制计数器实验报告
四、时序仿真
1）24 进制加法计数器
24 进制加法计数器 此仿真过程没有加入分频器，可以从图中看出 24 个状态为一个循环。此截图截 了两个循环，存在竞争冒险，但是结果大致为 24 进制加法计数器。
3
2）任意进制（N<10）减法器，由于 N 太多，这里只给出 N=8，N=5 两个截图。
DCBA=0111 N=8 结合 7446 功能 表可以看出八个 状态一个循环 （从 7 到 0）
六、实验心得：第二次做这种类型的实验，确实累积到一定的经验，会先在宿
舍把实验原理图先画在 quartus ii 上，可是即使如此，实验中也出现很多令人 哭笑不得的问题， 比如 DE2 板坏了，软件本身破解有问题等等让实验无法顺利进 行。还有一点就是要特别注意的，quartus ii 上的芯片上的英语简写要弄懂， 它和课本的不完全一样，不然很容易造成芯片接错的情况。总的来说，这次实验 还是挺成功的。
DCBA=0100 N=5 结合 7446 功能可以看出五个状态 一个循环（从 4 到 0）
五、实验验证
1）24 进制加法计数器：将连接好 的实验图下载到 DE2 板上。数码管从 0，1，2 一直变到 23，然后做循环。 2）任意进制（N<10）减法器：将连接好的实验图下载到 DE2 板上，通过改变 A， B，C，D 的电平，数码管从 8-0,7-0,6-0,5-0,4-0,3-0,2-0,1-0 从而实现 N 进制 减法器。
用可编程逻辑器件实现任意进制计数器
电气信息类（创新实验班）
一、 实验目标：
1.熟悉中规模集成计数器的逻辑功能； 2.熟悉数码显示器的使用方法； 3.掌握用中规模集成计数器构成任意进制计数器的方法； 4.进一步熟ቤተ መጻሕፍቲ ባይዱ QuartusII 软件的使用； 5.进一步熟悉并掌握 DE2 实验板的使用方法。
任意进制计数器
，M 补 = M - N。 3.级联法 当计数器 M>N 时可采用级联法构成任意进制计数器。级联可分为串行进位和并行进位两种。
四 实验内容(表格)： 1.计数器 74LSl61 功能测试（计数、清零、置数、使能及进位） 根据预习中设计好的测试电路连接，按表 1 要求验证。CP 脉冲选用手动单次脉冲式 1Hz 正方波， 输出接电平显示或用数码管显示。
三 实验原理(电路)： 1.反馈清零法 在计数过程中，若将某中间状态 N1 反馈到清零输入端，计数器将立即回到 0000 状态，开始重新 计数。 若为异步清零功能计数器， 则实现的进制为 N = N1； 若为同步清零功能， 则实现的进制为 N = N1-1。 2.反馈置数法 反馈置数法有两种形式：利用预置数端 LD 或进位位输出端 CO 实现。 （1）利用预置数端 LD 构成：当计数器计到（N-1）时，通过反馈逻辑使 LD =0，则当第 N 个 CP 到来时，计数器输出端为 Q0Q1Q2Q3 = D0D1D2D3。 （2）利用进位位输出端 CO 构成：当反馈逻辑通过进位位输出端 CO 实现时，即 D3D2D1D0 预置为 M
成绩评定：
指导教师签字： 年
月
日
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
n+1
功能 QD L d
n+1
QC L c
n+1
RCO L ＃ 异步清零 同步预置 保持 保持 同步计数
QC
n n
QD QD
n n
＃ L ＃
QC QB 加 1 计数
2.试用 74LS161 及基本逻辑门电路实现十进制计数器要求： (1)利用异步清零端 CR 实现。 (2)利用同步置数端 LD 实现，反馈逻辑由输出端 Q3Q2Q1Q0 构成，从 0000 开始计数。 (3)利用同步置数端 LD 实现，反馈逻辑由输出端 Q3Q2Q1Q0 构成，从 0101 开始计数。 (4)利用同步置数端 LD 实现，反馈逻辑由进位输出端 CO 构成。 3.利用 74LS161 及基本逻辑门构成六十进制计数器，要求： (1)计数前清零。 (2)用串行进位和并行进位两种方式设计。 五 实验思考题： (1)总结集成计数器 74LSl61 的使用体会。 (2)总结利用集成计数器实现 N 进制计数器的使用体会。
实验五 计数、译码和显示综合实验
四、实验仪器与器材
1.仪器：数字实验台、三用表
2.器材：74LS20（二-4输入与非门）、74LS04（反相器）、7447译码驱动器2 片和七段数码管2片等。
五、实验原理
1. 4位同步二进制加法计数器74LS161的逻辑功能的验证。
74LS161的逻辑电路图见教材P282图6.3.13, 引脚图和逻辑符号如下图（a）、（b）所示。
•保持功能测试：RD’=1.LD’=1，EP=0、ET=1或EP=1.ET=0 然后加时钟或不加时钟，以及 改变D0~D3的输入数据，看其输出变化情况，并将结果填入自制的功能表中。
•计数功能测试：RD’=1.LD’=1.EP=1.ET=1，并加入时钟信号，即用手CLK脉动开关，看 其输出变化情况，并将结果填入自制的功能表中。
161(1)
DCBA
QB QCAr’
S1 S0
1
1 CP
图5－3－13 “12翻1”小时计数、译码和显示电路
3、用与非门和74LS161设计一个60进制计数器。
要求写出60进制计数器地详细设计过程，逻辑图在60进制计数器的基础上加进译码显示电 路，并通过实验验证。
三、实验报告要求
1、根据各题的题意，列出相应功能表或真值表，对于功能验证的部分要写出测试条件和 测试步骤；对于设计部分，要写出详细地设计过程。
2、将各测试结果填入自画的表格中。 3、写出实验总结，主要是电路调试及故障排除方面的经验和教训。
《设计任意进制计数器》的实验报告
实验八设计任意进制计数器一、实验目的掌握中规模集成计数器的使用方法及功能测试方法。
二、实验内容及要求采用（74LS192）复位法或预置数法设计一个三位十进制计数器。
要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。
三、设计过程用M进制集成计数器可以构成N（任意）进制的计数器。
通常用反馈清零法和反馈置数法。
当计数器的计数N＞M时，则要用多片M进制计数器构成。
其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。
现以233为例为计数容量进行设计。
由于233为三位数，因此需用三块74LS192。
1、清零法：CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个初态：0000终态：233－1＝232即：0010 0011 0010状态转换图：（略）2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。
下图是其中两种置数法。
犹以最后一种使用器件最少，接线最为简单。
方案一：方案三：LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO）初态：0000（或1000－332＝668）终态：332－1＝331即：0011 0011 0001（或999）四、实验用仪器、仪表数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等五、实验步骤①清零法：1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。
2．按上图连接电路。
LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q3、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 时钟脉冲。
检查无误后接通电源。
3．加入CP进行测试并检查结果是否正确，如有故障设法排除。
课程设计任意进制计数器
课程设计任意进制计数器一、教学目标本课程旨在让学生了解和掌握任意进制计数器的工作原理和应用方法。
通过本课程的学习，学生应达到以下目标：1.了解不同进制数系统的定义和转换方法。
2.掌握任意进制计数器的基本结构和原理。
3.熟悉常见进制计数器的使用方法和操作技巧。
4.能够进行不同进制数之间的转换。
5.能够设计和制作简单的任意进制计数器。
6.能够运用任意进制计数器解决实际问题。
情感态度价值观目标：1.培养学生的逻辑思维和问题解决能力。
2.培养学生对数学和科学的兴趣和好奇心。
3.培养学生的团队合作和创新精神。
二、教学内容本课程的教学内容主要包括以下几个部分：1.进制数系统的介绍和转换方法。
2.任意进制计数器的基本原理和结构。
3.常见进制计数器的使用方法和操作技巧。
4.任意进制计数器在实际问题中的应用案例。
5.第一节课：进制数系统的介绍和转换方法。
6.第二节课：任意进制计数器的基本原理和结构。
7.第三节课：常见进制计数器的使用方法和操作技巧。
8.第四节课：任意进制计数器在实际问题中的应用案例。
三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法：1.讲授法：教师通过讲解和示例来传授知识，引导学生理解和掌握进制数系统和任意进制计数器的基本概念。
2.讨论法：学生分组进行讨论和实验，共同探索和解决问题，培养学生的团队合作和问题解决能力。
3.实验法：学生动手制作和操作任意进制计数器，通过实践来加深对进制计数器原理和使用的理解。
四、教学资源为了支持教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：提供相关的教材和参考书籍，供学生预习和复习。
2.多媒体资料：通过PPT、视频等多媒体资料，帮助学生形象地理解进制数系统和任意进制计数器的工作原理。
3.实验设备：准备一些简单的进制计数器设备，供学生在实验环节进行实际操作和探索。
以上是根据课程目标、教学内容、教学方法和教学资源设计的示范课程。
希望这个设计能够为您的教学提供一些参考和启发。
总结任意进制计数器的设计方法
总结任意进制计数器的设计方法一、引言计数器是数字电路中常见的组合逻辑电路，其作用是在一定范围内对输入的信号进行计数。
而进制计数器则是在特定进制下进行计数的计数器，如二进制计数器、十进制计数器等。
本文将总结任意进制计数器的设计方法。
二、基本概念1. 进位：当某一位达到最大值时，需要向高位进位。
2. 借位：当某一位减法结果为负时，需要向高位借位。
3. 余数：在除法中，被除数除以除数所得到的余数即为该数字的个位数字。
4. 商：在除法中，被除数除以除数所得到的商即为该数字的十位以及更高位数字。
三、二进制计数器设计方法1. 同步二进制计数器同步二进制计数器又称为并行加法器或者锁存式加法器。
其实现原理是将多个全加器连接起来，并且每一个全加器都接收同样的时钟信号。
当时钟信号发生变化时，所有全加器同时进行运算。
2. 异步二进制计数器异步二进制计算机又称为Ripple Counters或者Clock-Triggered Flip-Flops。
其实现原理是通过多个D触发器连接起来，每个D触发器都接收上一个触发器的输出信号。
当时钟信号发生变化时，第一个D触发器会先被触发，然后它的输出信号会传递到下一个D触发器中。
四、十进制计数器设计方法1. 二进制编码计数器二进制编码计数器是一种使用二进制代码表示数字的计数器。
其实现原理是通过将BCD码转换成二进制来实现计数。
2. BCD码计数器BCD码计数器是一种使用BCD码表示数字的计数器。
其实现原理是通过多个BCD加法器连接起来，每个加法器都接收同样的时钟信号。
当时钟信号发生变化时，所有加法器同时进行运算。
五、任意进制计数器设计方法1. 基于同步电路设计方法任意进制计算机可以通过同步电路来实现。
其实现原理是将多个全加器连接起来，并且每一个全加器都接收同样的时钟信号。
当时钟信号发生变化时，所有全加器同时进行运算。
2. 基于异步电路设计方法任意进制计算机也可以通过异步电路来实现。
其实现原理是通过多个D触发器连接起来，每个D触发器都接收上一个触发器的输出信号。
任意进制计数器的设计实验报告
任意进制计数器的设计实验报告介绍本实验报告旨在讨论任意进制计数器的设计问题，包括进制转换、计数器的实现原理、电路设计等方面的内容。
进制转换进制的定义进制是用来表示数字的一种方法，常见的进制包括十进制、二进制、八进制和十六进制等。
在计算机科学中，二进制最为常用，由于计算机的基本元素是电子开关，而电子开关只有两种状态，因此非常适合使用二进制表示。
进制转换的方法进制转换是指在不同进制之间进行数字表示的转换。
常见的进制转换方法包括： 1. 十进制转二进制：将十进制的数值除以2，余数即为二进制数的最低位，继续除以2，直到商为0，将余数按顺序排列即可得到二进制数。
2. 二进制转十进制：将每一位上的数值乘以2的对应次幂，然后相加即可得到十进制数。
3. 十进制转八进制：将十进制数逐步除以8，余数即为八进制数的最低位，继续除以8，直到商为0，将余数按顺序排列即可得到八进制数。
4. 八进制转十进制：将每一位上的数值乘以8的对应次幂，然后相加即可得到十进制数。
进制转换的重要性进制转换在计算机科学中具有重要意义。
首先，计算机底层使用二进制进行操作，因此在计算机程序中进行进制转换是一种基本操作。
其次，进制转换有助于理解计算机中数字的表示方式以及数据的存储与运算原理。
此外，在某些场景下，合理地选择进制可以提高计算效率和减小存储空间等。
计数器的实现原理计数器是一种用来计数的电子装置，其通过在不同状态之间切换来记录计数结果。
计数器可以根据需求设计为同步计数器或异步计数器。
同步计数器同步计数器是一种通过时钟信号来驱动计数的计数器。
在同步计数器中，每个触发器的时钟信号来自于前一个触发器的输出，通过级联连接起来。
当时钟信号变化时，所有触发器同时更新计数值，因此同步计数器具有高度的同步性。
异步计数器异步计数器是一种通过电平信号来驱动计数的计数器。
在异步计数器中，每个触发器的时钟信号来自于前一个触发器的输出和输入。
当时钟信号变化时，触发器会根据当前的输入和输出状态来决定是否更新计数值，因此异步计数器具有较低的同步性。
任意进制计数器的设计
寄存器
数码寄存器 四位数码寄存器
移位寄存器 四位左移寄存器
双向移位寄存器
寄存器应用举例
利用数据寄存器（锁存器） 实现单片机对多个继电器 的控制：利用寄存器把单 片机瞬间输出的控制信号 “记忆”下来，以便单片 机与其他电路打交道。
例1：试用一片 二进制计数器 74LS293构成 一个十二进制计 数器。
例2：试用十进制计数器74LS90构成二十三 进制计数器。
反馈归零 法的有关 问题
过渡状态的问题 归零可靠性问题
反馈置数法
例3：使用74LS161构成一个计数状态为二进制数0000~1101的计数器。 注意：74LS161为一个4位可预置的同步计数器；A~D为预置数据输入端，9端为数据
置入控制端（低电平有效,且在CP有效沿作用下能将数据置入—同步置数）；1端为清 零端，低电平有效(异步置零)；2端为时钟输入端，上升沿有效；进位信号CO（高电平 有效）出现在QDQCQBQA=1111且ET=1时；EP=1、ET=1且清零端和置数控制端均 无效时，计数器才处于计数状态；清零端的优先级最高。
PART 01
同步时序逻辑电路的分析方法 异步时序逻辑电路的分析方法
逻辑功能、自启动功能
任意进制计数器的设计方法
反馈归零法
利用计数器的直接置零端功能，截取计数过程中的某一个中间状态来控 制清零端，使计数器从该状态返回到零而重新开始计数，这样就弃掉了 后面的一些状态，把模较大的计数器改成了模较小的计数器。
基于可编程器件的任意进制计数器的设计方法
基于可编程器件的任意进制计数器的设计方法1引言目前计数器设计主要有软件、硬件电路搭建和EDA技术编程实现等多种方式。
其中，EDA技术编程实现方式由于具有软件的灵活性和接近硬件电路计数器的最高计数频率而应用广泛。
但对于位宽8bit以上，模式较复杂的计数器采用EDA技术编程、调试却非常繁琐。
Altera公*虑到工程上的具体应用，增加MAX+plus II设计软件的灵活性，设置LPM(Librarv of Parameterized Moclules)元件库供设计人员使用。
该库包含一些常用功能模块所生成的元件，其元件引脚和参数由用户直接指定，可适应不同设计需要(如利用LPM元件库中的lpm_counter元件设计任意进制计数器)。
使用LPM元件库优点如下：(1)LPM设计的电路与结构无关；(2)设计人员利用LPM设计时，不用担心芯片利用率和效率等问题，无需自行设计基本的标准逻辑单元来构造某种功能，直到设计结束，设计人员都无需考虑其最终结构，设计输入和模拟仿真独立于物理结构。
作为EDIF(电子设计交换格式)标准的一部分，LPM 得到EDA界的广泛支持。
2lpm_counter元件介绍lpm_counter是LPM元件库的可调参数计数器元件，其最大计数位宽为32bit，最小计数时钟周期达8ns(125MHz，使用EPM7032LC44-6实现)；实现加、减或可逆计数；同步或异步清零/置数功能可选；通过参数设置，实现任意进制、输出位宽不超过32bit的加、减或可逆同步／异步计数器。
2．1引脚及功能描述1pm_counter元件的引脚端中，只有时钟端是必选的，需要外界提供计数信号；其他引脚端都为可选，当这些引脚端未选中时，其值为缺省值，引脚在计数器图形符号中不显示。
各引脚端功能描述如下：data[]：数据输入总线端，输入信号位宽由LPM_WIDTH决定，用于异步或同步置数。
clock：时钟端，上升沿触发。
clk_en：时钟信号输入允许端；缺省值为“1”(允许)。
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(3)利用同步置数端LD实现，反馈逻辑由输出端Q3Q2Q1Q0构成，从0101开始计数。
(4)利用同步置数端LD实现，反馈逻辑由进位输出端CO构成。
3.利用74LS161及基本逻辑门构成六十进制计数器，要求：
(1)计数前清零。
×
×
×
×
×
×
L
L
L
L
L
异步清零
H
L
×
×
↑
d3
d2
d1
d0
d3
d2
d1
d0
＃
同步预置
H
H
L
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×
×
×
Q3n
Q2n
Q2n
Q0n
＃
保持
H
H
×
L
×
×
×
×
×
Q3n
Q2n
Q1n
Q0n
L
保持
H
H
H
H
↑
×
×
×
×
加1计数
＃
同步计数
2.试用74LS161及基本逻辑门电路实现十进制计数器要求：
(1)利用异步清零端CR实现。
实验报告
课程名称：
实验项目名称：任意进制计数器的设计
专业：
报告人：学号：班级：
实验时间：
天津城建大学
控制与机械工程学院
一实验目的：
1.进一步熟悉集成十进制计数器的逻辑功能和各控制端的作用。
2.掌握用集成计数器实现任意模计数器的方法。
3.熟悉集成计数器的级联方法。
二实验设备和器材：
1.数字电路实验台
2.74LS161；74LS00；74LS20。
三实验原理(电路)：
1.反馈清零法
在计数过程中，若将某中间状态N1反馈到清零输入端，计数器将立即回到0000状态，开始重新计数。若为异步清零功能计数器，则实现的进制为N = N1；若为同步清零功能，则实现的进制为N = N1-1。
2.反馈置数法
反馈置数法有两种形式：利用预置数端 或进位位输出端CO实现。
（1）利用预置数端 构成：当计数器计到（N-1）时，通过反馈逻辑使 =0，则当第N个CP到来时，计数器输出端为Q0Q1Q2Q3= D0D1D2D3。
（2）利用进位位输出端CO构成：当反馈逻辑通过进位位输出端CO实现时，即D3D2D1D0预置为M补，M补= M-N。
3.级联法
当计数器M>N时可采用级联法构成任意进制计数器。级联可分为串行进位和并行进位两种。
(2)用串行进位和并行进位两种方式设计。
五实验思考题：
1.总结集成计数器74LSl61的使用体会。
2.总结利用集成计数器实现N进制计数器的使用体会。
成绩评定：
指导教师签字：
年月日
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
四实验内容(表格)：
1.计数器74LSl61功能测试（计数、清零、置数、使能及进位）
根据预习中设计好的测试电路连接，按表1要求验证。CP脉冲选用手动单次脉冲式1Hz正方波，输出接电平显示或用数码管显示。
表1
输入
输出
功能
ETP
ETT
CP
D3
D2
D1
D0Q3n+1Fra bibliotekQ2n+1
Q1n+1
Q0n+1
CO
L
×
×