数字频率计设计实验报告
数字频率计课程设计实习报告
数字频率计设计报告书一、设计要求设计一个4位十进制数字式频率计，最大测量范围为10MHz。
量程分10kHz、100kHz、1MHz和10MHz四档(最大读数分别为9．999kHz、99．99kHz、999.9kHz、9999.kHz).量程自动转换规则如下：(1)当读数大于9999时，频率计处于超量程状态，此时显示器发出溢出指示，下一次测量时，量程自动增大一档，小数点位置随量程变更自动移位。
(2)可用手动方式使量程在每次测量开始时处于最低档。
显示方式如下：(3)采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显示计数结果，将此显示结果保持到下一次计数结束。
显示时间应不小于1s。
(4)送入信号应是符合CMOS电路要求的脉冲波，对于小信号模拟信号应有放大整形电路。
二、方案设计<1>整体思路所谓频率就是周期性信号在单位时间 (1s)内变化的次数。
若在一定时间间隔 T内测得周期性信号的重复变化次数为 N ,则频率可表示为 f =N /T (Hz)。
被测信号fx经放大整形电路变成计数电路所要求的脉冲信号,其频率与被测信号fx的频率相同。
基准电路提供标准时间基准信号clk,其高电平持续时间 t 1 = 1 s,当 1 s信号来到时 ,闸门电路开通 ,被测脉冲信号通过闸门电路,成为计数电路的计数脉冲 CP,计数电路开始计数,直到 ls信号结束时闸门电路关闭 ,停止计数。
若在闸门时间 1 s内计数电路计得的脉冲个数为 N ,则被测信号频率 f =NHz。
控制电路的作用有两个:一是产生锁存脉冲 CLK,使显示电路上的数字稳定;二是产生清“0”脉冲,使计数电路每次测量从零开始计数。
<2>时钟信号的选择设计电路中时钟信号采用12M有源晶振产生，下面是12M有源晶振引脚图：<3>整形电路的选择整形电路中可以用运算放大器LM311组成电压选择器实现，以下是关于此芯片的资料：引脚功能：GROUND/GND 接地INPUT + 正向输入端INPUT - 反向输入端OUTPUT 输出端BALANCE 平衡BALANCE/STROBE 平衡/选通V+ 电源正V- 电源负NC 空脚LM311引脚图由于LM311过于复杂且此次设计要求精度不高，整形电路可以改为如下电路：这样产生稳定3.3V为幅值的信号送入EPM570中，对芯片起到保护作用。
频率计实验报告
频率计实验报告一、实验目的本次实验的目的是通过设计和搭建频率计电路，掌握频率测量的基本原理和方法，熟悉相关电子元器件的使用，提高电路设计和调试的能力，并深入理解数字电路中计数器、定时器等模块的工作原理。
二、实验原理频率是指周期性信号在单位时间内重复的次数。
频率计的基本原理是通过对输入信号的周期进行测量，并将其转换为频率值进行显示。
常见的频率测量方法有直接测频法和间接测频法。
直接测频法是在给定的闸门时间内，对输入信号的脉冲个数进行计数，从而得到信号的频率。
间接测频法则是先测量信号的周期，然后通过倒数计算出频率。
在本次实验中，我们采用直接测频法。
使用计数器对输入信号的脉冲进行计数，同时使用定时器产生固定的闸门时间。
在闸门时间结束后，读取计数器的值，并通过计算得到输入信号的频率。
三、实验设备与器材1、数字电路实验箱2、示波器3、函数信号发生器4、集成电路芯片（如计数器芯片、定时器芯片等）5、电阻、电容、导线等若干四、实验步骤1、设计电路原理图根据实验要求和原理，选择合适的计数器芯片和定时器芯片，并设计出相应的电路连接图。
确定芯片的引脚连接方式，以及与外部输入输出信号的连接关系。
2、搭建实验电路在数字电路实验箱上，按照设计好的电路原理图，插入相应的芯片和元器件，并使用导线进行连接。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通实验箱电源，使用示波器观察输入信号和输出信号的波形，检查电路是否正常工作。
调整函数信号发生器的输出频率和幅度，观察频率计的测量结果是否准确。
4、记录实验数据在不同的输入信号频率下，记录频率计的测量值，并与函数信号发生器的设定值进行比较。
分析测量误差产生的原因，并尝试采取相应的措施进行改进。
五、实验数据与分析以下是在实验中记录的部分数据：｜输入信号频率（Hz）｜测量值（Hz）｜误差（％）｜｜｜｜｜｜100|98|2|｜500|495|1|｜1000|990|1|｜2000|1980|1|从数据中可以看出，测量值与输入信号的实际频率存在一定的误差。
数频率计的设计实验报告
数频率计的设计实验报告一、实验目的本实验的目的是设计并实现一个能够准确测量输入信号频率的数频率计。
通过本次实验，深入理解频率测量的原理和方法，掌握数字电路的设计与实现技能，提高解决实际问题的能力。
二、实验原理频率是指单位时间内信号周期性变化的次数。
数频率计的基本原理是在给定的时间间隔内对输入信号的脉冲个数进行计数，然后根据时间间隔和计数值计算出输入信号的频率。
常见的数频率计测量方法有直接测频法和间接测频法。
直接测频法是在单位时间内（通常为 1 秒）对输入信号的脉冲进行计数，得到的计数值即为输入信号的频率。
间接测频法是先测量输入信号的周期，然后通过计算周期的倒数得到频率。
在本实验中，我们采用直接测频法。
使用计数器对输入信号在 1 秒内的脉冲个数进行计数，计数结果通过数码管显示出来，即为输入信号的频率值。
三、实验设备与器材1、数字电路实验箱2、示波器3、函数信号发生器4、集成电路芯片（如计数器、译码器、数码管驱动芯片等）5、电阻、电容、导线等四、实验设计1、计数器模块选用合适的计数器芯片，如 74LS160 十进制计数器。
通过级联多个计数器实现对较大频率范围的测量。
2、控制模块设计一个控制电路，产生 1 秒的测量时间间隔。
可以使用 555 定时器和相关的电阻、电容组成单稳态触发器来实现。
3、显示模块选用数码管作为频率显示器件。
使用译码器芯片（如 74LS48）将计数器的输出转换为数码管的驱动信号。
五、实验步骤1、按照设计原理图在实验箱上连接电路，确保连接正确无误。
2、打开函数信号发生器，产生一个已知频率的正弦波信号，作为输入信号。
3、接通实验箱电源，观察数码管的显示值。
4、调整输入信号的频率，观察数码管显示值的变化，并与已知频率进行对比，验证测量的准确性。
5、使用示波器同时观察输入信号和计数器的输出信号，检查电路的工作状态。
六、实验结果与分析1、当输入信号频率较低时，测量结果较为准确，与已知频率的误差较小。
数字频率计实验报告
考虑到测量方便，将数字频率计划分为四档：10～99Hz 、100～999Hz 、1000～9999Hz 、10000～99999Hz 。
这样可以保证每一档三位有效数字，而且第三位有效数字误差在±2以内时即可达到精度要求。
三个输入信号：待测信号、标准时钟脉冲信号和复位脉冲信号。
设计细化要求：频率计能根据数字频率计设计计双0102 雷昊 2001011830786一、课程设计内容及要求本次课程设计要求设计并用FPGA 实现一个数字频率计，具体设计要求如下：测量频率范围： 10Hz ～100KHz 精度： ΔF / F ≤ ±2 %系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED 发光二极管编程语言：Verilog HDL / VHDL二、系统总体设计输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。
基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。
三、系统及模块设计与说明如左图所示为数字频率计测量频率的原理图。
已知给定标准时钟脉冲高电平时间，将此0T 高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N ，则有。
由图示可以看出，一个闸门电平时间内0T 0T Nf计数的最大误差为N ±1，为保证误差要求取N ≥100。
经计算，四档的闸门电平时间分0T 别为10s 、1s 、0.1s 和0.01s 。
仅对计数器计数值N 进行简单的移位即可得到结果。
产生闸门电平的工作由分频器完成。
分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。
控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。
计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时向控制器和分频器发送溢出脉冲。
数字频率计实验报告
的工作由分频器完成。
分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。
控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。
计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时向控制器和分频器发送溢出脉冲。
锁存器用来储存有效计数值，以稳定输出。
四、系统及模块具体实现与说明系统总体结构图见附图1，下面对每一个模块的具体功能、引脚分配和Verilog HDL语言编程实现进行详细说明。
在分模块介绍之前先说明两个重要的寄存器状态STAT[1..0]和LATCH_STAT[1..0]。
STAT[1..0]用来保存当前档位信息，STA T[1..0]等于0则为第一档，等于1则为第二档，依此类推，共可标记四档，它位于控制模块中，也是输出，这样其他模块可以通过访问它得到当前档位信息，而控制模块可以修改它从而调整档位（注：在系统总图中由于所有与STAT[1..0]相连的线路均为对应顺序连接，故没有才用MAX+plus II中默认的总线连接，而是采用单根线）。
LATCH_STAT[1..0]用来保存锁存器状态信息，LATCH_STA T[1..0]＝0时，锁存器在CLK作用下打开关闭。
LATCH_STAT[1..0]＝1时，锁存器强制置零，CLK无效。
LATCH_STA T[1..0]＝2时，锁存器强制置1FFFF，CLK无效。
它也在控制器中，这样可以通过对其改变数值达到控制锁存器锁存、复位和显示过量程的功能。
计数器COUNTER计数器设计图见附图1右上部分，由四个十进制计数器级联。
四个输入端口：时钟脉冲CLK、使能端EN、清零端CLRN、档位状态端STAT[1..0]。
五个输出端口：四个四位十进制BCD码输出OUT1[3..0]～OUT4[3..0]、过量程溢出OF。
功能表见下：表格1十进制计数器功能表进制计数器用V erilogHDL语言编程实现。
数字频率计设计报告
数字频率计设计报告数字频率计设计报告一、设计目标本次设计的数字频率计旨在实现对输入信号的准确频率测量，同时具备操作简单、稳定性好、误差小等特点。
设计的主要目标是实现以下功能：1. 测量频率范围：1Hz至10MHz；2. 测量精度：±0.1%；3. 具有数据保持功能，可在断电情况下保存测量结果；4. 具有报警功能，可设置上下限；5. 使用微处理器进行控制和数据处理。
二、系统概述数字频率计系统主要由以下几个部分组成：1. 输入信号处理单元：用于将输入信号进行缓冲、滤波和整形，以便于微处理器进行准确处理；2. 计数器单元：用于对输入信号的周期进行计数，并通过微处理器进行处理，以得到准确的频率值；3. 数据存储单元：用于存储测量结果和设置参数；4. 人机交互单元：用于设置参数、显示测量结果和接收用户输入。
三、电路原理数字频率计的电路原理主要包括以下步骤：1. 输入信号处理：输入信号首先进入缓冲器进行缓冲，然后通过低通滤波器进行滤波，去除高频噪声。
滤波后的信号通过整形电路进行整形，以便于微处理器进行计数。
2. 计数器单元：整形后的信号输入到计数器，计数器对信号的周期进行计数。
计数器的精度直接影响测量结果的精度，因此需要选择高精度的计数器。
3. 数据存储单元：测量结果和设置参数通过微处理器进行处理后，存储在数据存储单元中。
数据存储单元一般采用EEPROM或者Flash 存储器。
4. 人机交互单元：人机交互单元包括显示屏和按键。
用户通过按键设置参数和查看测量结果。
显示屏用于显示测量结果和设置参数。
四、元器件选择根据系统设计和电路原理，以下是一些关键元器件的选择：1. 缓冲器：采用高性能的运算放大器，如OPA657；2. 低通滤波器：采用一阶无源低通滤波器，滤波器截止频率为10kHz；3. 整形电路：采用比较器，如LM393；4. 计数器：采用16位计数器，如TLC2543；5. 数据存储单元：采用EEPROM或Flash存储器，如24LC64；6. 显示屏：采用带ST7565驱动的段式液晶显示屏，如ST7565R。
数字频率计的设计实验报告
数字频率计的设计实验报告实验名称：数字频率计的设计实验日期：2021年7月1日实验目的：设计并实现一个基于计数器的数字频率计，使用计数器测量输入信号的频率，并将结果显示在数码管上。
实验器材：FPGA开发板、数字频率计模块、计数器模块、数码管模块。
实验原理：1. 计数器模块设计一个计数器模块，用于计数示波器输入脉冲信号的时间。
计数器的计数时间可以根据需要进行调整。
2. 数字频率计模块设计一个数字频率计模块，用于将计数器的计数时间转换为输入信号的频率。
通过计算计数器的计数值来计算频率，并将结果显示在数码管上。
3. 数码管模块设计一个数码管模块，用于将数字频率计模块计算出的频率值转换为可以在数码管上显示的数码。
实验步骤：1. 搭建实验电路将FPGA开发板连接到计数器模块、数字频率计模块和数码管模块。
2. 编写Verilog代码根据上述原理，编写计数器模块、数字频率计模块和数码管模块的Verilog代码。
3. 编译代码并下载到FPGA开发板使用Xilinx Vivado软件将Verilog代码编译成比特流文件，并将比特流文件下载到FPGA开发板中。
4. 测试实验将示波器的输出信号连接到数字频率计的输入端，并将数字频率计连接到数码管。
通过计算数字频率计的输出，验证数字频率计的测量准确性。
实验结果：经过测试，数字频率计的测量准确度在实验误差范围内。
输入不同频率的信号时，数码管能够正确显示频率值。
实验总结：通过本次实验，成功设计并实现了一个基于计数器的数字频率计。
该实验不仅巩固了计数器、数码管等模块的设计知识，也提高了学生的Verilog编程能力。
在实验中，学生还学习了如何使用FPGA开发板进行数字电路实验，以及测试和验证数字电路的方法和技巧。
数字频率计设计报告
（1）四个段寄存器：代码段寄存器、数据段寄存器、附加段寄存器、堆栈段寄存器；
（2）指令指针寄存器；
数字频率计设计报告
一、设计要求
近年来，在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
本设计实现一个由微机控制的数字频率计。具体要求如下：
1.能测量1Hz—10MHz频率范围的矩形和正弦波的频率或周期。
2.在全频率范围内测量误差≤0.1%。
3.以十进制数字显示出被测信号的频率或周期。
二、设计目的
1.进一步掌握8253、8255A的原理及应用方法。
2.熟悉数字频率计的测量原理与实现方法。
3.掌握微机化数字频率计的设计电路。
三、设计的具体实现
3.1系统概述
1.数字频率计的基本原理
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。
图1中S1为一个三刀双掷开关，置于0时为高频挡，按频率测量法测量高频信号；置于1时为低频挡，按周期测量法测量低频信号。S2和S3分别为高频和低频分档开关。S2置于0和1时，分别对应于500KHz—5MHz频段和5MHz—10MHz频段；S3置于0和1时，分别对应于1Hz—100KHz频段和100KHz—500KHz频段。
（2）写入计数值。
若规定只写低8位，则写入的为计数值的低8位，高8位自动置0；若规定只写高8位，则写入的为计数值的高8位，低8位自动置0；若是16位计数值，则分两次写入，先写入低8位，再写入高8位。
数字频率计课程设计报告
数字频率计课程设计报告一、课程目标知识目标：1. 让学生理解数字频率计的基本原理，掌握频率、周期等基本概念；2. 使学生掌握数字频率计的使用方法，能够正确操作仪器进行频率测量；3. 引导学生运用已学的数学知识，对测量数据进行处理，得出正确结论。
技能目标：1. 培养学生动手操作仪器的技能，提高实验操作能力；2. 培养学生运用数学知识解决实际问题的能力，提高数据分析处理技能；3. 培养学生团队协作能力，提高实验过程中的沟通与交流技巧。
情感态度价值观目标：1. 培养学生对物理实验的兴趣，激发学习热情；2. 培养学生严谨的科学态度，养成实验过程中认真观察、准确记录的好习惯；3. 引导学生认识到物理知识在实际应用中的价值，提高学以致用的意识。
课程性质：本课程为物理实验课，结合数字频率计的原理与应用，培养学生的实践操作能力和数据分析能力。
学生特点：六年级学生具备一定的物理知识和数学基础，对实验操作充满好奇，具备初步的团队合作能力。
教学要求：结合学生特点，注重理论与实践相结合，以学生为主体，引导学生主动参与实验过程，培养其动手能力和解决问题的能力。
通过课程目标的分解，使学生在实验过程中达到预期的学习成果，为后续教学设计和评估提供依据。
二、教学内容1. 数字频率计基本原理：- 频率、周期的定义与关系；- 数字频率计的工作原理；- 数字频率计的测量方法。
2. 实验操作技能：- 数字频率计的操作步骤；- 实验过程中的注意事项；- 数据记录与处理方法。
3. 教学大纲：- 第一课时：介绍数字频率计的基本原理，让学生了解频率、周期的概念及其关系；- 第二课时：讲解数字频率计的工作原理，引导学生掌握其操作方法；- 第三课时：分组进行实验操作，让学生动手测量不同频率的信号；- 第四课时：对测量数据进行处理与分析，培养学生数据分析能力；- 第五课时：总结实验结果，讨论实验过程中遇到的问题及解决办法。
4. 教材章节：- 《物理》六年级下册：第六章《频率与波长》；- 《物理实验》六年级下册：实验八《数字频率计的使用》。
数字频率计实验报告
大连理工大学城市学院数字电路与系统课程设计设计题目：数字频率计学院：电子与自动化学院专业：自动化学生：揣智涵同组人：王晓宁周英茹指导教师：于海霞完成日期：2012年3月26日目录第一章设计任务1.1项目名称1.2项目设计说明1.2.1设计任务和要求1.2.2进度安排1.3项目总体功能模块图第二章需求分析2.1问题基本描述（要求分析得出整个系统流程图）2.2系统模块分解及各模块功能的基本要求第三章设计原理3.1 设计原理3.2 MAXPLUSII介绍第四章系统功能模块设计4.1 FEN模块4.1.1 FEN模块流程图4.1.2 输入输出引脚及其功能说明4.1.3 程序代码实现4.2 SEL模块4.2.1 SEL模块流程图4.2.2输入输出引脚及其功能说明4.2.3程序代码实现4.3 CORNA模块4.3.1 CORNA模块流程图4.3.2 输入输出引脚及其功能说明4.3.3 程序代码实现4.4 LOCK模块4.4.1 LOCK模块流程图4.4.2 输入输出引脚及其功能说明4.4.3 程序代码实现4.5 CH模块4.5.1 输入输出引脚及其功能说明4.5.2 程序代码实现4.6 DISP模块4.6.1 输入输出引脚及其功能说明4.6.2 程序代码实现第五章调试并分析结果5.1输入说明5.2预计输出5.3测试结果记录5.4测试结果分析第六章结论心得体会参考文献第一章设计任务1.1 项目名称：数字频率计1.2 项目设计说明1.2.1 设计任务和要求此频率计共分4档：一档：0~9999Hz;二档：10~99.99kHZ;三档：100.0~999.9kHz;，四档：1.000~999MHz;在换挡的设计方面，此程序突破了以往改变闸门时间的方法，使自动换挡的实现更加简单可靠。
1.2.2 进度安排第一节课：画出模块及程序流程图第二节课：调试各模块程序使其无误第三节课：连接整个程序并下载到试验箱是数字频率计的功能实现第四节课：改进程序设计实现创新，然后完成课程设计报告第五节课：完成答辩1.3 项目总体功能模块图如下图1-1第二章需求分析2.1 问题基本描述所谓频率，就是周期信号在单位时间（1秒）内变化的次数。
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成绩指导教师日期
张歆奕2011-5-12 五邑大学实验报告
实验课程名称：
电子系统EDA
院系名称：信息学院
专业名称：通信工程
实验项目名称：实验3 数字频率计
班级：AP08054 学号：AP0805422 报告人：彭志敏
实验3 数字频率计
一、实验目的
1、学会利用Quartus II 进行层次化设计；
2、练习混合设计输入方法；
3、巩固用实验箱验证设计的方法。
二、频率计的原理
数字频率计是用来测量输入信号的频率并显示测量结果的系统。
一般基准时钟的高电平的持续时间为01T S ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。
一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。
下面是数字频率计测量原理示意图（图一）：
▲图一：数字频率计测量原理示意图
三、频率计设计及其简要说明（可分模块进行说明）
数字频率计可由三模块组成，控制模块、计数模块、锁存显示模块。
下面先介绍顶层设计，然后分模块介绍。
1.顶层设计。
改频率计顶层设计采用原理设计，主要包过6个10进制计数器，一个门控制电路和一个锁存器。
输入引脚包括时钟信号CLK 和复位按钮reset 以及待测频率信号输入端signer ，输出引脚一个24位output 。
▲图二：数字频率计顶层设计原理图
2.控制模块。
控制模块是此次设计的设计重点和难点，在标准时钟的作用下，它需要提供计数模块的时钟信号和周期为2秒的控制信号，还要提供锁存器必要时候的锁存允许信号，在一定时候锁存计数器测得的频率值。
主要由门电路和D 触发器构成，下面是控制模块原理图（图三）和时序图（图四）。
▲图三控制模块原理图
▲图四控制模块时序图
3.计数模块。
计数模块有六个相同的十进制计数器构成，各级计数器之间采用级联方式。
计数器就就采用参数化宏单元调用即可。
下图是参数化宏单元计数器生成的符号（图五）：
▲图五 10进制计数器
4.锁存显示模块。
锁存器也采用调用宏单元是的方法生成。
当控制模块的load 信号有效时，锁存器立刻锁存计数器记录的频率值，送到译码器译码，然后送到数码管显示。
图六是生成的锁存器;显示译码器和数码管部分在实验二已经详细介绍了，这里就一带而过。
▲图六锁存器
四、设计的仿真结果
图七为数字频率计的时序仿真结果，待测信号频率太大，看不大清。
▲图七数字频率计时序仿真结果
五、设计心得
由于时间限制，没能把程序下载到实验板上真正地验证一下，测量一下函数发生器输出的频率。
但是至少这个实验让我领悟到QⅡ层次化设计的方便和QⅡ的强大宏单元功能。
而对于这次设计实验，主要设计的重点难点控制模块，输出那些个控制信号还是要付出的时间和精力的。
总之，多练就行。
六、思考题1和2和3
1、问：所设计的频率计有测量误差吗？误差是多少？如何减少误差？
答：肯定有误差，而且精度不高。
误差最多±1个最少单位；减少误差的方法多次测量取平均值。
2、问：锁存器锁存信号为什么采用上升沿？
答：采用下降沿也可以。
采用沿作为有效信号能够快速锁存，提高精度，还能避免毛刺干扰。
3、问：原理图输入设计方便还是Verilog HDL输入设计方便？为什么？
答：Verilog HDL 输入设计方便。
因为打字速度比较快，而且用高级语言设计只需几行就可以完成，不用麻烦地放置输入输出引脚。