计算机组成原理第8讲主存储器

ROM（PROM，EPROM，E2PROM）芯片：
A0……A10
CS
常见：×8
2K×8 ROM
D0 …… D7
OE
§4.4 存储器的组成与控制
单个存储器芯片的容量往往不能满足需要，用存储器容量的 扩展技术实现所要求容量的存储器。
（1）位扩展 存储器芯片的位数K小于所设计的存储器的位数N。
用L字×K位的存储器芯片构成L字×N位的存储器， 存储器芯片数 = N/K
R /W A0…A8 R /W CS
A0
A0…A8 R /W CS A0…A8 R /W CS A0…A8 R /W CS
…
…
…
A8 A9 A10
A器0 2 Y 0
-
A1 4 Y 1
译 码
Y2
S
Y3
由片选线区分每个芯片的地址范围
（3）字位扩展
用L字×K位的存储器芯片构成M×N的存储器，需要 （M/L）×（N/K）个存储器芯片。 片选信号CS 由高位地址译码产生。 低位地址直接与存储器芯片的地址线连接。
由系统规定
Bm是存储器被连续访问时可以提供的数据传输率（bit/s）
Bm= W/Tm 当总线宽度w与存储器字长W不一致时，Bm= w / Tm
提高主存带宽的措施：
缩短存取周期，增加存储字长W，增加存储体。
主存储器的基本操作
处理器
R/W
地址寄存器AR 数据寄存器DR
主存储器
地址总线 数据总线 控制总线
例1：用64K×4的RAM芯片构成64K×8的存储器。
D0 … D3 D4 … D7
I/O0 I/O1 I/O2 I/O3
64K×4 RAM
A0……A15 R /W CS
I/O0 I/O1 I/O2 I/O3
64K×4 RAM
A0……A15R /W CS
R /W
A…0 A15
CS
存储器芯片的地址系统一定是既有RAM又有ROM。 ② 如果处理器有 MREQ 等控制线，在产生片选信号时必须用到。 ③ 要连接处理器的全部地址线和数据线。 The main memory is the central storage unit in a computer system.
（1）位扩展
列地址译码 Column Address
A3
A2
地 Y0 址 Y1 译 Y2 码 Y3 器
存储单元00 存储单元01 存储单元10 存储单元11
读三
写态
控输 制出
I/O
CS R /W
存储器芯片外部：（符号，引脚）
SRAM芯片：
A0……A19
CS
常见：×8，×4
1M×4 RAM
I/O0 I/O1 I/O2 I/O3 R /W
例3：用1K×4位的RAM芯片构成2K×8位的RAM
RAM and ROM are connected to a CPU through the data and address buses. The low-order lines in the address bus select the byte within the chips and other lines in the address bus select a particular chip through its chip select inputs. The more chips that are connected, the more external decoders are required for selection among the chips.
主存储器的读写时序
1．存储器读的时序 处理器把要访问的存储单元地址送上地址总线，发存储器读命令
Address
存储器读周期
地址总线AB
CS
Data
数据总线DB
R /W
被选中的存储器芯片对地址译码，打开三态门将选中的单元 内容送上数据总线DB，处理器从DB读入数据。
2．存储器写的时序
处理器把要访问的存储单元地址送上地址总线AB，把要写 的数据送上数据总线DB，发存储器写命令。
（2）字扩展 存储器芯片的字数小于所设计的存储器的要求。 用L字×K位的存储器芯片构成M字×K位的存储器，
存储器芯片数= M/L
存储器容量的扩展
（3）字位扩展 存储器芯片的字数和位数都小于所设计的存储器的要求。
用L字×K位的存储器芯片构成M字×N位的存储器， 需要（M/L）×（N/K）个存储器芯片。
计算机组成原理第8讲 主存储器
2、存取速度
⑴ 存取时间Ta （访问时间， Memory Access Time ） 从启动一次存储器操作到完成该操作所经历的时间。
取决于存储器芯片 ⑵ 存储周期 Tm （读写周期，Memory Cycle Time） 连续启动2次独立的存储器操作所间隔的最小时间。
一般Tm > Ta ⑶ 主存带宽Bm
（2）字扩展
例2：用512×4位的RAM芯片构成2k×4位的存储器。 D3 将各个存储器芯片的地址线、数据线、读写控制线并联
…
D0
I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3
512×4 RAM 512 ×4 RAM 512 ×4 RAM 512 ×4 RAM
…
…
…
A9
A10 A0 器 2 Y 0
-
A11 A1
4 Y1
译
码 Y2
S
Y3
用1K×4位的RAM芯片构成2K×8位的RAM
（4）与CPU连接
D7
…
D4
D3
…
D0
I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3 I/O0 I/O1 I/O2 I/O3
1024×4 RAM
1024×4 RAM
1024×4 RAM
1024×4 RAM
A0…A9 R /W CS
R /W
A0
A0…A9 R /W CS A0…A9 R /W CS A0…A9 R /W CS
Address
CS
Data
存储器写周期
地址总线AB 数据总线DB
R /W
被选中的存储器芯片对地址译码，将DB上的数据写入选中的 存储单元。
半导体存储器芯片
存储器芯片内部：
地址线条数N，
A1
可寻址2N单元
A0
Row Address
4×4 存储矩阵
行 00
A1 地 01 址 10
A0
译 11 码
11 10 01 00