《半导体集成电路》考试题目及参考答案()
13级半导体集成电路A卷及答案
13级【半导体集成电路】 A卷试题及答案解析题目/张华斌答案/王嘉达一、填空题（共30分，每空格1分）1.通常含以上的四端口器件，对于CMOS器件而言主要指V IN极、V OUT极、V DD极和V SS极。
【P28-图3.8】2.3.上制造p阱。
4.在PCB5.MOS反相器是MOS数字电路的基本单元，它可以分为静态反相器和动态反相器。
按负载元件和驱动元件之间的连线。
【P62-4.3.1 4.3.2 4.3.3】7.漏、电荷共享（电荷共享）、时间馈通和体效应等问题。
8.应，如寄生晶体管效应、寄生电容效应等。
【P9-正文第四行】9.CMOS反相器的功耗有静态功耗和动态功耗组成。
【P112】10.两极CMOS运算放大器中，为了保证系统稳定一般采用Miller电容作频率补偿，但由于该电容的加入，又会带来零点，这就要求对电路进行进一步的改进，改进方法有消除CC向前耦合的补偿方案和消除术。
二、选择题（共5题，每小题3分，共15分）1.判断一个MOS管是否导通的关键是（D ）与阈值电压作比较。
【P66】A 漏源电压B 栅源电压C 衬底与源间电压D 栅漏电压n沟道增强型MOS管必须在栅极上施加正向偏压，且只有栅源电压大于阈值电压时才有导电沟道产生的n沟道MOS 管。
n沟道耗尽型MOS管是指在不加栅压（栅源电压为零）时，就有导电沟道产生的n沟道MOS管。
2.某集成电路芯片，查手册知其最大输出低电平V OL（MAX）=0.1V，最小输出高电平V OH（MIN）=4.5V，最小输入低电平V IN（MIN）=1.5V，最小输入高电平V IH（MIN）=3.5V，则其低电平噪声容限V NL=（A ）VA 1.4B 1.0C 3.0D 1.2低电平：V NML=|V IL，max-V OL，max| 高电平：V NMH=|V OH，min-V IH，min|3.在数字信号的传输过程中需要传输门单元电路来实现，在传输门传输信号的过程中无阈值电压损失的是（C ）A pMOS传输门B nMOS传输门C CMOS传输门D 都不是【P131-图7.8（C）】4.集成电阻器和电容器的高精度，主要有（C ）所决定。
《半导体集成电路》期末考试试题库..
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
《半导体集成电路》考试题目及参考答案(DOC)
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
《半导体集成电路》考试题(卷)目与参考答案解析8
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
半导体集成电路习题及答案
第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2所示。
提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----= 然后利用公式： ba ab WL Tr c -∙=/ln 1ρ ，212∙∙=--BL C E BL S C W L R r ba ab WLTr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下： 答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ；⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。
（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
《半导体集成电路》试题12
第11章存储器
一、填空
1．可以把一个4Mb的SRAM设计成[Hirose90]由32块组成的结构，每一块含有128Kb，由1024行和列的阵列构成。
行地址（X）、列地址（Y）、和块地址（Z）分别
为、、位宽。
答案：128, 10, 7, 5。
128Kb=128×1024b, 2X=1024，2Y=128，2Z=32，==》X=10，Y=7，Z=5。
2．对一个512×512的NOR MOS，假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时)，则总静态功耗为
，就从计算得到的功耗看，这个电路设计的（“好”或“差”）。
答案：0.14W，差。
总静态功耗为(512/2)×0.21mA×2.5V=0.14W，这样的功耗在集成电路设计中与期望相差甚远，所以这个电路设计不好。
3.一般的，存储器由、和三部分组成。
答案：存储阵列；地址译码器（行和列地址译码器）；读写电路
4．半导体存储器按功能可分为：和；非挥发存储器有
、和；
答案：RAM ，ROM；EPROM ，E2PROM ，FLASH
二、解答题
1．确定图1中ROM中存放地址0，1，2和3处和数据值。
并以字线WL[0]为例，说明原理。
图1 一个4×4的OR ROM
1。
《半导体集成电路》考精彩试题目及参考问题详解
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
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第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
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第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进。
5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。
6. 画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性。
7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
8. 为什么TTL 与非门不能直接并联？9. OC 门在结构上作了什么改进，它为什么不会出现TTL 与非门并联的问题。
第5章MOS 反相器1. 请给出NMOS 晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。
2. 什么是器件的亚阈值特性，对器件有什么影响？3. MOS 晶体管的短沟道效应是指什么，其对晶体管有什么影响？4. 请以PMOS 晶体管为例解释什么是衬偏效应，并解释其对PMOS 晶体管阈值电压和漏源电流的影响。
5. 什么是沟道长度调制效应，对器件有什么影响？6. 为什么MOS 晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？7.请画出晶体管的D DS I V 特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。
8.给出E/R 反相器的电路结构，分析其工作原理及传输特性，并计算VTC 曲线上的临界电压值。
9.考虑下面的反相器设计问题：给定V DD=5V，K N`=30uA/V2，V T0=1V设计一个V OL=0.2V的电阻负载反相器电路，并确定满足V OL条件时的晶体管的宽长比(W/L)和负载电阻R L的阻值。
10.考虑一个电阻负载反相器电路：V DD=5V，K N`=20uA/V2，V T0=0.8V，R L=200KΩ，W/L=2。
计算VTC曲线上的临界电压值（V OL、V OH、V IL、V IH）及电路的噪声容限，并评价该直流反相器的设计质量。
11.设计一个V OL=0.6V的电阻负载反相器，增强型驱动晶体管V T0=1V， V DD=5V 1）求V IL和V IH2）求噪声容限V NML和V NMH12.采用MOSFET作为nMOS反相器的负载器件有哪些优点？13.增强型负载nMOS反相器有哪两种电路结构？简述其优缺点。
14.以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性。
15试比较将nMOS E /E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改善？16.耗尽型负载nMOS反相器相比于增强型负载nMOS反相器有哪些好处？17有一nMOS E /D反相器，若V TE=2V，V TD=-2V，K NE/K ND=25，V DD=2V，求此反相器的高、低输出逻辑电平是多少？18.什么是CMOS电路？简述CMOS反相器的工作原理及特点。
19. 根据CMOS反相器的传输特性曲线计算V IL和V IH。
20. 求解CMOS反相器的逻辑阈值，并说明它与哪些因素有关？21. 为什么的PMOS尺寸通常比NMOS的尺寸大？22．考虑一个具有如下参数的CMOS反相器电路：V DD=3.3V V TN=0.6V V TP=-0.7V K N =200uA/V2 K p=80uA/V2计算电路的噪声容限。
23. 采用0.35um工艺的CMOS反相器，相关参数如下：V DD=3.3VNMOS：V TN=0.6V μN C OX =60uA/V2 (W/L)N=8PMOS：V TP=-0.7V μp C OX =25uA/V2 (W/L)P=12求电路的噪声容限及逻辑阈值。
24．设计一个CMOS反相器，NMOS：V TN=0.6V μN C OX=60uA/V2PMOS：V TP=-0.7V μP C OX=25uA/V2电源电压为3.3V，L N=L P=0.8um1）求V M=1.4V 时的W N/W P。
2）此CMOS反相器制作工艺允许V TN、V TP的值在标称值有正负15%的变化，假定其他参数仍为标称值，求V M的上下限。
25．举例说明什么是有比反相器和无比反相器。
26．以CMOS反相器为例，说明什么是静态功耗和动态功耗。
27．在图中标注出上升时间t r、下降时间t f、导通延迟时间、截止延迟时间，给出延迟时间t pd的定义。
若希望t r=t f，求W N/W P。
第6章 CMOS 静态逻辑门1. 画出F=A ⊕B 的CMOS 组合逻辑门电路。
2. 用CMOS 组合逻辑实现全加器电路。
3. 计算图示或非门的驱动能力。
为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，N 管与P 管的尺寸应如何选取？4. 画出F=AB+CD 的CMOS 组合逻辑门电路，并计算该复合逻辑门的驱动能力。
5．简述CMOS 静态逻辑门功耗的构成。
6. 降低电路的功耗有哪些方法？7.比较当FO=1时，下列两种8输入的AND 门，那种组合逻辑速度更快？FV in V tt第7章 传输门逻辑一、填空1．写出传输门电路主要的三种类型和他们的缺点：（1） ，缺点： ；（2） ，缺点： ；（3） ，缺点： 。
2．传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。
3. 一般的说，传输门逻辑电路适合 逻辑的电路。
比如常用的 和 。
二、解答题1．分析下面传输门电路的逻辑功能，并说明方块标明的MOS 管的作用。
2. 根据下面的电路回答问题：分析电路，说明电路的B 区域完成的是什么功能，设计该部分电路是为了解决NMOS 传输门电路的什么问题？3．假定反向器在理想的 V DD /2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。
（1） 电路的功能是什么？（2） 说明电路的静态功耗是否为零，并解释原因。
2 3/14. 分析比较下面2种电路结构，说明图1的工作原理，介绍它和图2所示电路的相同点和不同点。
图1 图25．根据下面的电路回答问题。
已知电路B点的输入电压为2.5V，C点的输入电压为0V。
当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。
A点的输入波形6．写出逻辑表达式C=A B的真值表，并根据真值表画出基于传输门的电路原理图。
7.相同的电路结构，输入信号不同时，构成不同的逻辑功能。
以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。
图1 图28.分析下面的电路，根据真值表，判断电路实现的逻辑功能。
第8章动态逻辑电路一、填空1．对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控制极为时钟信号的。
2.对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对PUN网只允许有跳变，PDN与PDN相连或PUN与PUN相连时中间应接入。
二、解答题1.分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。
说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。
2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMOS动态组合逻辑电路的特点。
图A 图B3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。
5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。
6. 分析下列电路的工作原理，画出输出端OUT的波形。
7.结合下面电路，说明动态组合逻辑电路的工作原理。
第9章触发器1.用图说明如何给SR锁存器加时钟控制。
2.用图说明如何把SR锁存器连接成D锁存器，并且给出所画D锁存器的真值表3.画出用与非门表示的SR触发器的MOS管级电路图4.画出用或非门表示的SR触发器的MOS管级电路图5.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现6.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现7.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。