VHDL语言及程序设计解析
第三章 VHDL程序设计1
五、VHDL与其它硬件描述语言的比较
行为级 VHDL： 具有较强的系统级抽象描述能力，适 合行为级和 RTL级的描述。设计者可不必 了解电路细节，所作工作较少，效率高。 但对综合器的要求高，不易控制底层电路 的生成。IEEE标准，支持广泛。 RTL: Register Translate Level
其中，端口模式： in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部对其赋值。 inout:输入输出型，既可读也可赋值。 buffer: 缓冲型，与 out 相似，但可读。
21
out 和 buffer 的区别：
inout 和 buffer 的区别： Inout:是一个双向引脚，它在out引脚上加入一个 22 三态输出和输入缓冲器构成的
configuration 配置名 of 实体名 is
for
选配结构体名
end for ；
end 配置名；
32
例：一个与非门不同实现方式的配置如下：
library ieee; use ieee.std_logic_1164.all; configuration first of nand is for art1; entity nand is end for; port(a: in std_logic; end first; b: in std_logic; c: out std_logic); --configuration second of nand is end entity nand; -for art2 architecture art1 of nand is -end for; begin --end second; c<=not (a and b); end architecture art1; architecture art2 of nand is begin c<=‘1’ when (a=‘0’) and (b=‘0’) else ‘1’ when (a=‘0’) and (b=‘1’) else ‘1’ when (a=‘1’) and (b=‘0’) else ‘0’ when (a=‘1’) and (b=‘1’) else ‘0’; 33 end architecture art2;
第1章VHDL语言基础
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
vhdl硬件描述语言与数字逻辑电路设计
vhdl硬件描述语言与数字逻辑电路设计数字逻辑电路设计是一种将数字信号进行处理和控制的技术。
数字电路由元器件（比如集合在一起的门、触发器、逻辑块、寄存器等）构成，这些元件的行为由原理图和逻辑方程式表示。
数字电路的设计主要是为了控制、处理和传输数字信号，具有可控制性、自动化程度较高和灵活性强的特点。
VHDL与数字逻辑电路设计是密切相关的，VHDL既可以用来描述数字电路的结构，也可以用来推导数字电路的行为。
在数字逻辑电路设计中，VHDL语言可以帮助工程师实现电路的功能和特性，简化设计过程，并提高设计的灵活性和可靠性。
VHDL是一种硬件描述语言，可以用来描述数字逻辑电路中的各种元件、信号和功能。
VHDL主要包括以下几个方面的内容：1. 实体（entity）：实体用来描述数字电路的外部结构和功能，类似于模块的概念。
一个实体声明了电路的输入输出端口，并定义了电路的功能和行为。
2. 体系结构（architecture）：体系结构用来描述实体的内部结构和功能，包括内部信号、寄存器、逻辑块等。
一个体系结构定义了实体的具体实现方式，包括各个元件之间的连接和控制。
3. 信号（signal）：信号用来表示数字电路中的各种输入输出信号，包括时钟信号、数据信号、控制信号、状态信号等。
VHDL语言中的信号可以用来描述电路中的各种逻辑关系和行为。
4. 过程（process）：过程用来描述电路中的各种行为和动作，比如数据传输、逻辑运算、状态转换等。
VHDL中的过程可以用来描述数字电路中的各种逻辑操作和控制。
5. 组合逻辑（combinational logic）：组合逻辑用来描述电路中的各种逻辑运算和逻辑关系，包括与门、或门、非门、异或门等。
组合逻辑表示了电路中的直接逻辑关系和信号转换。
6. 时序逻辑（sequential logic）：时序逻辑用来描述电路中的各种时钟触发、状态转换、寄存器等。
时序逻辑表示了电路中的时钟控制、状态转换和时序问题。
VHDL语言教程
VHDL语言教程VHDL是一种硬件描述语言，用于描述数字电路和系统，并进行硬件的设计和仿真。
它被广泛应用于数字电路设计、嵌入式系统开发和可编程逻辑控制器等领域。
本教程将介绍VHDL语言的基本概念和语法，帮助您了解和学习这门强大的硬件描述语言。
一、VHDL概述VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，意为高速集成电路硬件描述语言。
它是一种硬件描述语言，用于描述数字电路和系统。
与传统的电路设计方法相比，使用VHDL可以更加方便、高效地进行电路设计和测试。
1.VHDL的起源和发展VHDL最早由美国国防部为了解决数字电路设计复杂、效率低下的问题而研发。
后来，VHDL成为了一种IEEE标准（IEEE1076）并被广泛应用于数字电路设计和仿真。
2.VHDL的优点VHDL具有以下几个优点：-高级抽象：VHDL提供了一种高级描述电路的方法，使得设计者能够更加方便地表达复杂的电路结构和行为。
-可重用性：VHDL支持模块化设计，使得设计者可以将电路的不同部分进行抽象和封装，提高了电路的可重用性。
-高效仿真：VHDL可以进行高效的电路仿真和测试，有助于验证电路设计的正确性和可靠性。
-灵活性：VHDL可以应用于各种不同类型和规模的电路设计，从小规模的数字逻辑电路到大规模的系统级设计。
二、VHDL语法和基本概念1.VHDL的结构VHDL程序由程序单元（unit）组成，程序单元是VHDL描述的最小单元。
程序单元包括实体（entity）、结构（architecture）、过程（process）和包（package）等。
2. 实体（entity）实体是VHDL描述电路模块的一个部分，包括输入输出端口、信号声明和实体标识符等。
3. 结构（architecture）结构描述了实体的具体电路结构和行为，包括组件声明、信号赋值和行为描述等。
VHDL语言设计4选1多路选择器讲解学习
V H D L语言设计4选1多路选择器4选1多路选择器的VHDL描述要求：THEN语句和CASE语句实现4选1多路选择器，其中选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=‟0‟,s0=‟0‟；s1=‟0‟,s0=‟1‟；s1=‟1‟,s0=‟0‟和s1=‟1‟,s0=‟1‟时,分别执行y<=a、y<=b、y<=c、y<=d。
一、解法1：用IF_THEN语句实现4选1多路选择器（1）程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIF s0s1 = "00" THEN y <= a;ELSIF s0s1 = "01" THEN y <= b;ELSIF s0s1 = "10" THEN y <= c;ELSE y <= d;END IF;END PROCESS;END ARCHITECTURE if_mux41;(2)编译的结果如下：编译报告：二、解法2：用CASE语句实现4选1多路选择器（1）程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE case_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASE s0s1 IS --类似于真值表的case语句WHEN "00" => y <= a;WHEN "01" => y <= b;WHEN "10" => y <= c;WHEN "11" => y <= d;WHEN OTHERS =>NULL ;END CASE;END PROCESS;END case_mux41;（2）编译结果：编译报告：。
vhdl语言
VHDL语言VHDL（VHSIC Hardware Description Language）是用于描述数字电路和系统的硬件描述语言，是一种标准化的硬件描述语言，广泛应用于数字电路设计和电子系统设计领域。
VHDL语言是一种强大的工具，可以帮助工程师描述复杂的数字电路，并进行仿真和综合。
它可以描述电路的结构、功能和时序行为，是一种形式化的语言，能够准确地描述电路的行为特性，有助于工程师在设计阶段发现和解决问题。
VHDL语言的基本概念实体（Entity）•实体描述了电路的接口和功能，可以看作是一种抽象的模块。
•实体中定义了输入输出端口，以及对应的信号类型和位宽。
•实体可以包含多个体系结构（Architecture）。
体系结构（Architecture）•体系结构描述了实体的具体实现，定义了实体的行为。
•体系结构中包含了处理逻辑、时序行为以及信号的赋值。
•体系结构可以描述电路的功能和行为。
信号（Signal）•信号是VHDL语言中的基本数据类型，用于在电路中传递信息。
•信号可以是标量（Scalar）或矢量（Vector），可以是时序或组合。
•信号的赋值可以是同步的或异步的。
过程（Process）•过程描述了VHDL中的行为，通常用于描述组合逻辑或时序逻辑。
•过程中可以包含逻辑运算、条件语句、循环语句等。
•过程中的代码在仿真或综合时会被执行。
VHDL语言的应用VHDL语言主要用于数字电路设计、电子系统设计、FPGA设计等领域。
工程师可以使用VHDL语言描述数字电路的结构和行为，进行仿真和综合，快速验证设计的正确性。
VHDL语言的应用领域包括但不限于：•数字电路设计•通信系统设计•控制系统设计•图像处理系统设计•嵌入式系统设计VHDL语言在电子设计领域具有广泛的应用前景，可以帮助工程师快速高效地设计数字电路系统，并满足不同应用场景的需求。
总结VHDL语言是一种强大的硬件描述语言，可以帮助工程师描述数字电路的结构和行为，进行仿真和综合，快速验证设计的正确性。
VHDL语言详解
IN(输入):仅允许数据流进入端口.主要用于时钟输入,控制输入,单向数据输入.
OUT(输出):仅允许数据流由实体内部流出端口.该模式通常用于终端计数一类的输出,不能用于反馈.
BUFFER(缓冲):该模式允许数据流出该实体和作为内部反馈时用,但不允许作为双向端口使用.
2选1 数据选择器
d1
d0
q
sel
u2
u1
u3
tmp1
tmp2
tmp3
例8 用带保护条件的BLOCK语句描述一个锁存器的结构.
ENTITY latch IS
PORT(d, clk : IN STD_LOGIC;
q, qn : OUT STD_LOGIC);
END latch;
ENTITY comp4 IS
PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0);
y: OUT STD_LOGIC);
END comp4;
--结构体 1:
ARCHITECTURE behavior OF comp4 IS
BEGIN
Comp: PROCESS(a, b)
包体中的子程序及其相应的说明是专用的,不能被其它VHDL单元所引用;而包集合中的说明是公用的,它可以独立地编译并插入设计库中.包集合体是次级设计单元,只有在其对应的主设计单元编译并插入设计库之后,才可独立地编译并插入到设计库中.
程序包举例(见vhdl程序example )
2.1.1.5 库(LIBRARY)
out
out
buffer
VHDL编程实现交通灯控制(数电实验)解析
•
emergencykey:in std_logic; --紧急开关
•
time_h,time_l:out std_logic_vector(3 downto 0); ; --定时
•
red,green,yellow:out std_logic_vector(3 downto 0) ; --红黄绿灯
•
);
描述状态机的进程
状态机的描述方式: 三进程、二进程、单进程(本实验采用)
一般采用三个进程来描述状态机 描述状态机寄存器的时序进程 描述次态产生逻辑的组合逻辑进程 描述输出组合逻辑进程
状态机寄存器的时序进程
process(reset,clk)
begin
if reset='1' then
current_state<=初始状态；
在进程中利用自定义数据类型定义交通灯的4个状态， 根据东西、南北方向的时间计数器的计数结果利用CASE 语句实现4个状态的转换，在每一个状态中利用内部信号 传递实现对红黄绿灯的显示控制。
FSM设计方法
• 分析控制器设计指标, 建立系统算法模型, 即状态转换图；
• 分析被控对象的时序, 确定控制器的有限 状态机的各个状态及输入、输出条件；
end if;
•
);
• end scandisplay;
• architecture behav of scandisplay is
• end if; •end process;
• signal num_in: std_logic_vector(3 downto 0); • signal counter:integer range 0 to 1; • signal led_chioce:std_logic; • Begin
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ARCHITECTURE的SUBPROGRAM子结构
与高级语言中的子程序概 念差不多，可以反复调用， 但不能重入，结构内语句 为顺序执行，有 Procedure和Function 之分 多个过程和函数汇集在一 起构成包集合，几个包集 合汇集在一起构成库
hwadee
2018/10/1 9
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hwadee
2018/10/1 9
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ARCHITECTURE的PROCESS子结构
PROCESS中的语句是顺序执行的，一个结构体中可以有多个 PROCESS，它们之间可以通过信号进行通信 PROCESS的启动受敏感信号控制，敏感信号的变化会直接导致 PROCESS的启动
hwadee
2018/19
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VHDL语言程序的基本构成
库、包集合:用于存放预先编译好的程序包 （PACKAGE）和数据集合体，以便不同 的VHDL设计使用 实体说明：规定设计单元的输入输出接口 信号和引脚 构造体：定义设计单元的具体构造和操作
hwadee
2018/10/1 9
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实体名：实体名必须与VHDL文件名相同，否则编 译会出错
hwadee 2018/10/1 9 7
Exemple of ENTITY
GENERIC所定义的元件叫做参数化元件， 即元件的规模或特性由GENERIC的常数 决定，利用GENERIC可以设计更加通用 的元件，弹性地适应不同的应用
端口信号名在实体之中必须是唯一 的，信号名应是合法的标识符
hwadee 2018/10/1 9 6
实体（ENTITY）
实体类似于原理图中的一个部件符号，它并不描述 设计的具体功能，只是定义所需的全部输入/输出信 号。实体格式如下：
ENTITY 实体名 IS
[GENERIC（常数名：数据类型[：设定值]）] PORT 端口说明 （端口信号名1： 模式 类型； 端口信号名2： 模式 类型； 端口信号名3： 模式 类型； 端口信号名4： 模式 类型）； END 实体名； 类属说明
分别有IN、OUT、 INOUT、BUFFER、 LINKAGE 常用的有INTEGER、 STD_LOGIC、 STD_LOGIC_VECTOR
hwadee
2018/10/1 9
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ARCHITECTURE
所有能被仿真的实体都由结构体（ARCHITECTURE）描述，即 结构体描述实体的结构或行为，一个实体可以有多个结构体，每 个结构体分别代表该实体功能的不同实现方案 结构体格式： ARCHITECTURE 结构体名 OF 实体名 IS [定义语句（元件例化）；] BEGIN 并行处理语句； END 结构体名； 结构体名是对本结构体的命名，它是该结构体的惟一名称，虽然 可以由设计人员自由命名，但一般都将命名和对实体的描述结合 起来,例如:行为描述（BEHAVE）,寄存器传输级（RTL）
VHDL中的数据对象
在逻辑综合中，VHDL常用的数据对象有信号、变量及常量 信号SIGNAL：为全局变量，定义格式： SIGNAL 信号名： 数据类型[：=初始值]； 赋值格式： 目标信号名<=表达式 常在结构体中用赋值语句完成对信号赋初值的任务，因为综合器往往忽略信号声 名时所赋的值 常量：全局变量，在设计中描述某一规定类型的特定值不变，如利用它可设计 不同模值的计数器，模值存于一常量中，对不同的设计，改变模值仅需改变此常 量即可，就如上一章所说的参数化元件。 定义格式： CONSTANT 常数名：数据类型：=表达式
VHDL硬件描述语言及应用
-----------一种很好的数字系统硬件电路的形式化描述实现
VHDL语言概述
HDL：Hardware Description Language
VHDL：由美国国防部开发，1987年由IEEE标 准化，1993年进一步修订
Verilog:1983年由Gateway Design Automation 公司开发, 1990年被推向公众领域, 1995年成为 IEEE标准
变量（VARIABLE）：用于声明局部值或用于子程序中，变量的
赋值符号为“：=”， 定义格式： VARIABLE 变量名： 数据类型[：=初始值]
hwadee
2018/10/1 9
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Exemple of ARCHITECTURE
hwadee
2018/10/1 9
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ARCHITECTURE的BLOCK子结构
子结构的使用使设计者可以把整个电路分成若干个相对独立的模块来进 行描述 子结构有：BLOCK，PROCESS，SUBPROGRAMS BLOCK与ARCHITECTURE相当于整体原理图与子原理图关系，结 构内部语句是并发的，如希望BLOCK有条件执行，可采用卫式 BLOCK，如下：
建议：VHDL比较严谨，Verilog比较自由，初学 还是用VHDL比较好，初学用Verilog会比较容易 出错
hwadee 2018/10/1 9 2
VHDL中的注意事项
在VHDL语言中，大小写不加区分，但 在代码中巧妙应用大小写，可以使代码 变得易于阅读和规范 实体名必须与VHDL文件名相同，否则 编译会出错 信号与变量，过程与函数的区分
VHDL语言程序的基本构成示例
库、包集合说明
实体说明
构造体
hwadee
2018/10/1 9
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库和包集合的使用
库的说明总是放在设计单元的最前面，调用方法： LIRARY 库名 USE 库名.所要调用的程序包名.ALL 具体可打开安装目录C:\altera\quartus60\libraries\vhdl下相 应的文件进行学习 常用库和包集合：IEEE库中的包集合 STD_LOGIC_1164,STD_LOGIC_ARITH,STD_LOGIC_UN SIGNED,其中后两个包在日本synopsys(新思)公司目录中,该公 司在FPGA行列还推出了prime time静态时序分析工具 STD库中STANDARD包集合是VHDL的标准配置,使用时可以不 说明 WORK库:VHDL现行工作库,可以理解为用户当前编辑的目录中 所有可用的包和数据集