数字逻辑电路第4章时序逻辑电路..
数电基础：时序逻辑电路
数电基础：时序逻辑电路虽然每个数字电路系统可能包含有，但是在实际应⽤中绝⼤多数的系统还包括，我们将这样的系统描述为时序电路。
时序电路是由最基本的加上反馈逻辑回路（输出到输⼊）或器件组合⽽成的电路，与最本质的区别在于时序电路具有记忆功能。
1. 简介是数字逻辑电路的重要组成部分,时序逻辑电路⼜称,主要由 存储电路 和 组合逻辑电路 两部分组成。
它和我们熟悉的其他电路不同,其在任何⼀个时刻的输出状态由当时的输⼊信号和电路原来的状态共同决定,⽽它的状态主要是由存储电路来记忆和表⽰的。
同时时序逻辑电路在结构以及功能上的特殊性,相较其他种类的数字逻辑电路⽽⾔,往往具有难度⼤、电路复杂并且应⽤范围⼴的特点 。
在数字电路通常分为和时序逻辑电路两⼤类，组合逻辑电路的特点是输⼊的变化直接反映了输出的变化，其输出的状态仅取决于输⼊的当前的状态，与输⼊、输出的原始状态⽆关，⽽是⼀种输出不仅与当前的输⼊有关，⽽且与其输出状态的原始状态有关，其相当于在组合逻辑的输⼊端加上了⼀个反馈输⼊，在其电路中有⼀个存储电路，其可以将输出的状态保持住，我们可以⽤下图的框图来描述时序电路的构成。
从上⾯的图上可以看出，其输出是输⼊及输出前⼀个时刻的状态的函数，这时就⽆法⽤组合逻辑电路的函数表达式的⽅法来表⽰其输出函数表达式了，在这⾥引⼊了现态（Present state)和次态（Next State)的概念,当现态表⽰现在的状态（通常⽤Qn来表⽰），⽽次态表⽰输⼊发⽣变化后其输出的状态 （通常⽤Qn+1表⽰），那么输⼊变化后的输出状态表⽰为Qn+1=f(X,Qn)，其中：X为输⼊变量。
组合电路和存储元件互联后组成了时序电路。
存储元件是能够存储信息的电路。
存储元件在某⼀时刻存储的⼆进制信息定义为该时刻存储元件的状态。
时序电路通过其输⼊端从周围接受⼆进制信息。
时序电路的输⼊以及存储元件的当前状态共同决定了时序电路输出的⼆进制数据，同时它们也确定了存储元件的下⼀个状态。
(整理)《数字逻辑电路》试题2.
一、选择题（每小题1.5分）第一章：1. 带符号位二进制数10011010的反码是（ ）。
A. 11100101B. 10011010C. 10011011D. 111001102. 十进制数5对应的余3码是（ ）。
A. 0101B. 1000C. 1010D. 11003. 二进制代码1011对应的格雷码是（ ）。
A. 1011B. 1010C. 1110D. 0001第二章：1. 下列公式中哪一个是错误的？ （ ）A. A A 0=+B. A A A =+C. B A )B A ('+'='+D. )C A )(B A (BC A ++=+2. 下列各式中哪个是三变量A 、B 、C 的最小项？ （ ）A. B A ''B. C B A +'+'C.ABCD. C B '+'3. 下列函数中不等于A 的是（ ）。
A. A ＋1B. A ＋AC. A ＋ABD. A （A ＋B ）4. 在逻辑代数的加法运算中，1＋1＝（ ）。
A. 2B. 1C. 10D. 05. A ⊕1＝（ ）。
A. AB. 1C. A 'D. 06. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是（）。
A. 3 B. 8 C. 14 D. 167. 下列函数中等于AB 的是（ ）。
A. （A ＋1）BB. （A ＋B ）BC. A ＋ABD. A （AB ）8. 为了将600份文件顺序编码，如果采用二进制代码，最少需要用（ ）位。
A. 3B. 10C. 1024D. 6009. 为了将600个运动员顺序编码，如果采用八进制代码，最少需要用（ ）位。
A. 3B. 4C. 10D. 75第三章：1. 采用漏极开路输出门电路（OD 门）主要解决了（ ）。
A. CMOS 门不能相“与”的问题B. CMOS 门的输出端不能“线与”的问题C. CMOS 门的输出端不能相“或”的问题2. 下列哪个特点不属于CMOS 传输门？（ ）A. CMOS 传输门属于双向器件。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
数字逻辑(欧阳星明)第四章
第四章
组合逻辑电路
4.3.2 设计举例 例1 设计一个三变量“多数表决电路”。
解 分析：“多数表决电路”是按照少数服从多数的原则 对某项决议进行表决，确定是否通过。 令 逻辑变量A、B、C --- 分别代表参加表决的3个成员， 并约定逻辑变量取值为0表示反对，取值为1表示赞成； 逻辑函数 F --- 表示表决结果。F取值为0表示决议被否定， F取值为1表示决议通过。 按照少数服从多数的原则可知，函数和变量的关系是：当3 个变量 A、B、C中有 2 个或 2个以上取值为 1 时，函数F 的值为 1， 其他情况下函数F的值为0。
2
第四章
组合逻辑电路
4. 1 基 本 概 念
一．定义 组合逻辑电路：若逻辑电路在任何时刻产生的稳定输出 值仅仅取决于该时刻各输入值的组合，而与过去的输入值无 关，则称为组合逻辑电路。 二．结 构 组合逻辑电路的结构框图如下图所示。
输 X1 入X 2 信 号 Xn
组合 逻辑电路
信 号 Fm
F1 输 F2 出
第四章
组合逻辑电路
第
四
章
组
合
逻
辑
电
路
1
第四章
组合逻辑电路
数字系统中的逻辑电路按其结构可分为组合逻辑电路和 时序逻辑电路两大类型。 组合逻辑电路既可完成各种复杂的逻辑功能，又是时序 逻辑电路的组成部分，应用十分广泛。 本章知识要点： 组合逻辑电路分析和设计的基本方法； 组合逻辑电路设计中几个常见的实际问题及其处理； 组合逻辑电路中的竞争与险象问题。
图中， X1,X2 ， … ， Xn 是电路的 n 个输入信号， F1,F2,… ， Fm 是电路的m个输出信号。输出信号是输入信号的函数。
计算机时序逻辑电路
描述时序电路逻辑功能的函数一般有两个：
输出函数： Yi f i X 1 ,, X p , Q1 ,, Qt 激励函数： Wj f j X1 ,, X p , Q1 ,, Qt
i 1,, m j 1, , r
可见，时序电路的输出不仅与电路的输入有关，而且与电 路的状态有关。
T1 X Q0n T0 1
Q1n1 X Q0n Q1n ③ 状态方程： n1 n Q0 Q0
（3）画出状态转换真值表 将三个触发器现态的各种取值组合，代入状态方程、输出 方程，求出相应的次态和输出，可得该电路的状态转换真值表， 如表7-3所示。
表7-3
● 教学要求：掌握时序逻辑电路的结构、分类以及描述工具；
熟练掌握同步时序逻辑电路的表格分析法；了解同步时序逻辑 电路设计的一般步骤；理解计数器、寄存器的原理与应用。
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7.1 时序逻辑电路概述
● 7.1.1 时序逻辑电路的结构与分类 1. 时序逻辑电路结构
时序逻辑电路（简称时序电路）的结构框图如图7.1所示。时序电 路一般由组合逻辑电路、存储电路和反馈回路三部分组成。
4. 选择触发器的类型，求出状态方程、驱动方程、输出方程
根据最简状态转换图（表）可求出状态方程、输出方程，然后将 状态方程与触发器的特性方程进行比较，可得到驱动方程。由于JK 触发器功能较全、使用较灵活，因此在设计中多选用JK触发器。
5. 画出逻辑电路图，并检查有无自启动能力
根据驱动方程和输出方程画出逻辑电路图。如设计的电路存在无 效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动 返回到有效状态工作。如能回到有效状态，则电路具有自启动能力； 如不能，则需修改设计，使电路具有自启动能力。
【电工基础知识】时序逻辑电路
【电⼯基础知识】时序逻辑电路时序逻辑电路定义时序逻辑电路主要由触发器构成。
在理论中，时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输⼊，还与前⼀时刻输⼊形成的状态有关。
这跟相反，组合逻辑的输出只会跟⽬前的输⼊成⼀种函数关系。
换句话说，时序逻辑拥有储存器件（）来存储信息，⽽组合逻辑则没有。
从时序逻辑电路中，可以建出两种形式的：：输出只跟内部的状态有关。
（因为内部的状态只会在时脉触发边缘的时候改变，输出的值只会在时脉边缘有改变）：输出不只跟⽬前内部状态有关，也跟现在的输⼊有关系。
时序逻辑因此被⽤来建构某些形式的的，延迟跟储存单元，以及有限状态⾃动机。
⼤部分现实的电脑电路都是混⽤组合逻辑跟时序逻辑。
按“功能、⽤途”分为：1. 寄存器；2. 计数（分频）器；3. 顺序（序列）脉冲发⽣器；4. 顺序脉冲检测器；5. 码组变换器；寄存器定义寄存器：能够暂时存放数码、指令、运算结果的数字逻辑部件，称为寄存器。
寄存器的功能是存储，它是由具有存储功能的组合起来构成的。
⼀个触发器可以存储1位⼆进制代码，故存放n位⼆进制代码的寄存器，需⽤n个触发器来构成。
[1]按照功能的不同，可将寄存器分为基本寄存器和两⼤类。
基本寄存器只能并⾏送⼊数据，也只能并⾏输出。
移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移，数据既可以并⾏输⼊、并⾏输出，也可以串⾏输⼊、串⾏输出，还可以并⾏输⼊、串⾏输出，或串⾏输⼊、并⾏输出，⼗分灵活，⽤途也很⼴。
[1]知识点概述：1、寄存器，就是能够记忆或存储0和1数码的基本部件。
通常都是由各种触发器和门电路来构成的。
2、寄存器分为仅能存储0和1数码的数码寄存器，和既能存储数码同时也能实现数码的左移或右移的寄位移寄存器。
3、在实际中，通常使⽤集成寄存器。
本节讲解了寄存器的电路构成、⼯作原理、对74LS194双向移位寄存器的使⽤进⾏了介绍。
4、有点寄存器具有左移右移的功能寄存器电路如下：（1）由四个D触发器构成，因为每⼀个D触发器可以存放1位⼆进制信息，所以上述电路的寄存器可存放⼀个4位⼆进制数码，⼀般也把这种寄存器称为数码寄存器。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
习题册答案-《数字逻辑电路(第四版)》-A05-3096
第一章逻辑门电路§1-1 基本门电路一、填空题1.与逻辑；Y=A·B2.或逻辑；Y=A+B3.非逻辑；Y=4.与；或；非二、选择题1. A2. C3. D三、综合题1.2.真值表逻辑函数式Y=ABC§1-2 复合门电路一、填空题1.输入逻辑变量的各种可能取值；相应的函数值排列在一起2.两输入信号在它们；异或门电路3.并；外接电阻R；线与；线与；电平4.高电平；低电平；高阻态二、选择题1. C2. B3. C4. D5. B三、综合题1.2.真值表逻辑表达式Y1=ABY2=Y3==A+B 逻辑符号3.第二章组合逻辑电路§2-1 组合逻辑电路的分析和设计一、填空题1.代数；卡诺图2.n；n；原变量；反变量；一；一3.与或式；1；04.组合逻辑电路；组合电路；时序逻辑电路；时序电路5.该时刻的输入信号；先前的状态二、选择题1. D2. C3. C4. A5. A三、判断题1. ×2. √3. √4. √5. ×6. √四、综合题1.略2.（1）Y=A+B（2）Y=A B+A B(3) Y=ABC+A+B+C+D=A+B+C+D3. (1) Y=A B C+A B C+ A B C + ABC=A C+AC(2) Y=A CD+A B D+AB D+AC D(3) Y=C+A B+ A B4. （a）逻辑函数式Y= Y=AB+A B真值表逻辑功能：相同出1，不同出0 （b）逻辑函数式Y=AB+BC+AC真值表逻辑功能：三人表决器5.状态表逻辑功能：相同出1，不同出0逻辑图1. 6.Y=A ABC+B ABC+C ABC判不一致电路，输入不同，输出为1,；输入相同，输出为0。
§2-2 加法器一、填空题1.加数与被加数；低位产生的进位2.加数与被加数；低位产生的进位3.加法运算二、选择题1. A2. C三、综合题1.略2.略3.§2-3 编码器与比较器一、填空题1. 编码2. 101011；010000113. 十；二；八；十六4. 0；1；逢二进一；10；逢十进一5. 二进制编码器；二—十进制编码器6. 两个数大小或相等7. 高位二、选择题1. A2. B3. C4. B三、综合题1.略2.（1）10111；00100011（2）00011001；19（3）583. （1）三位二进制（2）1,1,0（3）1,1,14.§2-4 译码器与显示器一、填空题1. 编码器；特定含意的二进制代码按其原意；输出信号；电位；解码器2. 二进制译码器；二—十进制译码器；显示译码器3. LED数字显示器；液晶显示器；荧光数码管显示器4. 1.5～3；10mA/段左右5. 共阴极显示译码器；共阳极显示译码器；液晶显示译码器二、选择题1. A；D2. A三、判断题1.√2.×3.×4.√5.√四、综合题七段显示译码器真值表f=D C B A +D C B A +D C B A+D CB A +D C B A +D C B A =D+B A +C A +C B =DB AC AC B§2-5 数据选择器与分配器一、填空题1.多路调制器；一只单刀多掷选择开关；地址输入；数字信息；输出端2.从四路数据中，选择一路进行传输的数据选择器3.地址选择；输出端二、选择题1. D2. A；C三、判断题1. √2. ×四、综合题1.略2. Y=A B D0+A BD1+A B D2+ABD3第三章触发器§3-1 基本RS触发器与同步RS触发器一、填空题1.两个；已转换的稳定状态2.R S+RSQ n;R+S=13. R S Q n+ R S;RS=04.置0；置15.相同；低电平；高电平6.时钟信号CP7.D触发器8.空翻二、选择题1.D2.B3.A4.B5.B6.D三、判断题1. ×2. ×3. √4. ×5. ×6. ×四、综合题1.略2.3.4.5.略§3-2主从触发器与边沿触发器一、填空题1.空翻2.置0、置1、保持、翻转3.Ｄ、J Q n+K Q n4.保持、置1、清0、翻转5.电平、主从6.一次变化7.边沿触发器8.不同、做成9.置0、置1、时钟脉冲二、选择题1.A2.A3.D4.B5.A6.C7.D8.B9.A10.D三、判断题1. √2. ×3. ×4. ×5. √6. ×7. √8. √四、综合题1.2.3.4.略5.略6.§3-3触发器的分类与转换一、填空题1.T、T'2. T Q n+ T Q n、Q n3.1、04. Q n、Q n5. 16. T'7. T8. T'二、选择题1.D2.D3.D4.B5.B三、判断题1. ×2. ×3. ×4. ×四、分析解答题1.2.3.略4.略5.略第四章时序逻辑电路§4-1 寄存器一、填空题1.输入信号；锁存信号2.接收；暂存；传递；数码；移位二、选择题1. C2. B；A三、判断题1. √2. ×3. √四、综合题1.JK触发器构成D触发器，即Q n+1= D。
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14 15
14 15
14 15
CD4081 BCN
4
VDD T2
14 15
VDD R14 10K S1 B SW-PB C3 104
NPN/90 13
VDD 1 2
10K
VCC IC5A
T1
R10 10K
3 NPN/90 13 CD4081 BCN B
R11 470
IC2 3 2 1 15 13 14 6 4 5 7 VDD 16 Q14 Q13 Q12 Q10 Q9 Q8 Q7 Q6 Q5 Q4 VDD GND 8
1. 时序逻辑电路的设计步骤。 根据要求实现的逻辑功能，求出满足此功能的最 简单的时序逻辑电路的过程，称为时序逻辑电路 设计。一般步骤如下： （1）分析设计要求，建立原始状态图或原始状态 转换表。首先分析给定的逻辑问题，确定输入、 输出变量，并且定义其对应的意义；再设定电路 的状态数，将电路的状态按顺序编号，然后按照 题意画出原始状态图或原始状态转换表。 （2）进行状态化简，求出最简状态图。在原始状 态图中，凡是输入相同输出也相同,要转换的次态 也相同的状态，皆称为“等价状态”。状态化简 就是将多个等价状态合并，丢掉多余状态，从而 得到“最简状态”。
SW-PB
C4 104 IC7A
9
8
11 12 13 14
IC7B CD4518
S2
R13 10K
Q0 Q1 Q2 Q3 E NR CL G ND
3 4 5 6 CL K
VDD
10
9 10 15 16
T3
CLK0 CLK0 CLK1 RST
10 9 11 12
R15 2M
30 XY 327 68HZ C2 VDD
6.2.2 时序逻辑电路的设计方法
（3）状态分配。状态分配又叫做状态编码或状态 赋值。若最简状态图中状态数为N，则触发器的 数目n应满足关系：2 n≥N>2 n-1 。一般情况下， 可以从各种不同分配方案中，选择最佳状态编码 方案，可以使设计电路最简单。 （4）选定触发器的类型，求出时钟方程、输出方 程、状态方程和驱动方程。可供选择的触发器有 JK触发器、D触发器。根据简化状态图及状态编 码，可作出电路次态和输出的卡诺图，并从卡诺 图中分别求出电路状态方程和输出方程；再根据 触发器类型，将状态方程转换为触发器特性方程 的形式，便求得电路的驱动方程。
RBO
RBO
RBO
RBO
RBO
LT RST RBI IN H CL K
LT RST RBI IN H CL K
5
LT RST RBI IN H CL K
L T RST RBI IN H CL K
LT RST RBI IN H CL K
RBO
IC1 HCC4033 BF
IC2 HCC4033 BF
IC3 HCC4033 BF
9 1 2 4 6 7
9 1 2 4 6 7
9 1 2 4 6 7
VDD
VDD VDD VDD VDD VDD VDD VDD
5 4 7 6 11
9 13 12 10
16
5 4 7 6 11
9 13 12 10
16
5 4 7 6 11
9 13 12 10
16
5 4 7 6 11
9 13 12 10
16
DS6 DPY Bl ue-CC
K K
K K
K K
K K
K K
DP
DP
DP
DP
DP
DP
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
5 10
5 10
5 10
5 10
5 10
5 10
9 1 2 4 6 7
9 1 2 4 6 7
（5）画逻辑电路图。根据求出的时钟方程、驱动
方程、输出方程及选定触发器的类型，便可画出 所要设计的逻辑电路图。 （6）检查设计的电路能否自启动。把无效状态代 入电路检查，在时钟脉冲作用下能够进入有效循 环，则说明该电路有自启动能力。如果无效状态 形成了循环，则说明该电路不能自启动，则应采 取两种措施解决。一种是修改逻辑设计电路，另 一种是通过预置数的方法，将电路的初始状态值 置成有效状态之一。
E NR CL V DD
CL K
IC5C CD4081 BCN
C1 R12 470
Q0 Q1 Q2 Q3
3 2 1
VDD
LT RST RBI IN H CL K
g f e d c b a
P1 2 1 VDD
NPN/90 13
VDD
2/ 20PF CD4060 VDD
A
1 2 7 8
A
标 题 尺 寸
B
1
2
3
4
5
6
R6 360 D R5 360 R4 360 R3 360 R2 360 R1 360 D
8 3
8 3
8 3
8 3
8 3
DS1 DPY Bl ue-CC
DS2 DPY Bl ue-CC
DS3 DPY Bl ue-CC
DS4 DPY Bl ue-CC
DS5 DPY Bl ue-CC
8 3Leabharlann 图 号修 订日 期: 文 件:
1 2 3 4 5
9-Jan-20 14 第张 共张 C: \Docu ment s and Set t ings \Admi nis trato r\桌 面\制 刘 图人 嘉麟 :PCB\10.16pcb版 .DDB 6
图6.9 用计数器CC4033构成的数字时钟的电 路
第6章 时序逻辑电路
学习目标： 1.掌握CMOS时序逻辑电路的特点与分析方法。 2.了解同步和异步的二－十进制计数器的特点 及其工作过程的区别，寄存器和锁存器的区别。 3.掌握CMOS时序逻辑电路的一般设计方法， 特别是同步时序逻辑电路的设计方法。
4.熟练掌握“反馈清零法”、“反馈置数法”、 “进位输出置数法”和“级联法”，利用中规模 集成芯片构成任意进制计数器的方法。熟练掌握 同步与异步归零逻辑方面的差异，同步与异步置 数逻辑方面的差异。 5.会运用中规模CMOS芯片实现指定逻辑功能的数 字产品。
5 4 7 6 11
9 13 12 10
16
5 4 7 6 11
9 13 12 10
9 1 2 4 6 7 16
C
g f e d c b a
K K
C
G ND CRY O U T
G ND CRY O U T
6 G ND CRY O U T
G ND CRY O U T
G ND CRY O U T
G ND CRY O U T
IC4 HCC4033 BF
IC5 HCC4033 BF
IC6 HCC4033 BF
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
IC5B
8
3 2 1
8
3 2 1
8
3 2 1
8
3 2 1
8
3 2 1
8
14 15
14 15