FPGA实现串口通信
基于fpga的串口设计及实现
基于fpga的串口设计及实现
基于FPGA的串口设计及实现是一个涉及数字电路设计和通信协
议的复杂课题。
首先，让我们从串口通信的基本原理开始。
串口通信是一种通过串行传输数据的通信方式，它使用一个或
多个数据线（通常是一对）来逐位地传输数据。
常见的串口通信标
准包括RS-232、RS-485、UART等。
在FPGA中实现串口通信，需要
考虑以下几个方面：
1. 串口通信协议选择，根据具体的应用场景和需求，选择合适
的串口通信协议。
例如，UART是一种常见的串口通信协议，它使用
起始位、数据位、校验位和停止位来传输数据。
2. 串口通信接口设计，在FPGA中设计串口通信接口，需要考
虑数据的发送和接收，时钟信号的同步等问题。
通常需要使用FPGA
的IO资源来实现串口通信接口。
3. 串口通信协议的实现，在FPGA中实现选择的串口通信协议，包括数据的发送和接收、时序控制、校验等功能。
这通常需要使用Verilog或VHDL等硬件描述语言进行开发。
4. 硬件调试和验证，设计完成后，需要进行硬件调试和验证，包括时序分析、波形仿真等工作，确保串口通信的稳定和可靠。
在实际的FPGA串口设计中，还需要考虑时钟频率、数据传输速率、数据格式、数据校验、中断处理等问题。
此外，还需要考虑FPGA与外部设备的接口，如与传感器、显示器、存储器等设备的接口设计。
总之，基于FPGA的串口设计及实现涉及到硬件设计、数字电路设计、通信协议等多个方面的知识，需要综合考虑各种因素，进行全面的设计和实现。
基于fpga的串口通信
基于FPGA的串口通信设计学号：姓名：班级：指导教师：电子与控制工程学院一、串行通信系统1.1概述在计算机系统和微机网络的快速发展领域里串行通信在数据通信及控制系统中得到广泛的应用。
UART Universal AsynchronousReceiver Transmitter控制系统中广泛使用的一种全双工串行数UART的全部功能。
只需将其核心功能集成即可。
波特率发生器、接收器和发送器是UART利用Verilog-HDL语言对这三个功能模块进行描述并加以整合UART是广泛使用的串行数据传输协议。
UART允许在串行链路上进行全双工的通信。
串行外设用到RS232-C UART实现。
如8250、8251、NS16450等芯片都是常见的UART如FIFO有时我们不需要使用完整UART的功能和这些辅助功能。
或者设计上用到了FPGA/CPLD器件那么我们就可以将所需要的UART功能集成到FPGA内部。
使用VHDL或Veriolog -HDL将UART的核心功能集成从而使整个设计更加紧凑、稳定且可靠。
本文应用EDA FPGA/CPLD器件设计与实现UART。
通信指人与人或人与自然之间通过某种行为或媒介进行的信息交流与传递从广义上指需要信息的双方或多方在不违背各自意愿的情况下无论采用何种方不同的环境下有不同的解释在出现电波传递通信后通信(Communication)被单一解释为信息的传递是指由一地向另一地进行信息的传输与交换其目的是传输消息。
然而通信是在人类实践过程中随着社会生产力的发展对传递消息的要求不断提升使得人类文明不断进步。
在各种各样的通信方式中利用“电”来传递消息的通信方法称为电信(Telecommunication)1.2串行通信简介计算机与计算机，计算机与外部设备进行数据交换也称为通信，一般有两种方式并行通信和串行通信。
信息的各位数据被同时传送的通信方法是并行通信并行通信依靠I/O接口来实现。
并行通信中数据有多少位就需要多少条信号传输线。
FPGA串口通信汇总
FPGA串口通信汇总一、串口通信的基本原理串口通信是指通过串行数据传输线路进行数据传输的一种通信方式。
串口通信是一种协议，包括通信的物理层和数据链路层。
1.1物理层串口通信的物理层是指发送端和接收端之间的物理连接。
常见的串口接口有RS-232、RS-422、RS-485等，其中RS-232是最常用的一种。
RS-232是一种标准的串行接口标准，主要用于计算机与外设之间的通信。
RS-232接口的物理层通信是基于异步通信方式进行的，即发送和接收的数据帧是独立的，没有时钟同步信号。
1.2数据链路层串口通信的数据链路层是指数据的传输格式和传输控制机制。
常用的串口通信协议有UART、SPI和I2C等。
UART（通用异步收发器）是一种常用的串口通信协议。
UART协议使用起始位、数据位、校验位和停止位来定义数据帧的格式。
UART协议的数据传输速率可以根据要求调整。
SPI（串行外围接口）是一种高速同步串行通信协议，用于片上系统和外部设备之间的通信。
SPI协议使用四根线进行通信，包括时钟线、主从选择线、数据输入线和数据输出线。
I2C（Inter-Integrated Circuit）是一种多主从、二线制的串行通信协议，用于连接集成电路之间的通信。
I2C协议使用两根线进行通信，包括时钟线和数据线。
二、常用的FPGA串口通信应用案例2.1数据采集FPGA串口通信可以用于数据采集系统。
例如，数据采集系统可以通过串口接口将采集到的数据传输到上位机进行处理和显示。
FPGA可以采用UART协议实现串口通信，通过串口将采集到的数据发送给上位机，并通过串口接收上位机发送的控制命令。
2.2通信接口2.3嵌入式系统三、FPGA串口通信的硬件实现3.1逻辑设计3.2硬件连接四、总结FPGA串口通信是一种常见的通信方式，广泛应用于各种领域。
串口通信的基本原理包括物理层和数据链路层。
常用的串口通信协议有UART、SPI和I2C等。
FPGA串口通信的应用案例包括数据采集、通信接口和嵌入式系统等。
基于FPGA的高速串口通信协议设计与实现
基于FPGA的高速串口通信协议设计与实现随着信息技术的不断涌现和发展，串口通信已经成为了数码设备间数据交换的重要手段。
而在当前的通信领域中，高速串口通信协议设计和实现已经成为了一个必不可少的领域。
其中，基于FPGA的高速串口通信协议设计更是受到了广泛的关注。
本文将就此问题展开深入的探讨，着重介绍了基于FPGA的高速串口通信协议的基础概念、设计模式、实现流程及其他相关内容。
一、基础概念首先，我们来了解一下什么是FPGA和串口通信。
FPGA的全称是“Field Programmable Gate Array”，是一种可编程逻辑芯片。
它能够根据设计者的要求和需求来充分发挥自己的功能特点，并且可以在不用重新设计或加工硬件的前提下灵活地改变其电路结构。
而串口通信是一种在计算机和外围设备之间进行数据交换的通信方式，可以在一根通信线上同时传输多个二进制信号，可以实现设备之间的快速、稳定的数据传输，互操作性也比较高。
基于以上两个概念，基于FPGA的高速串口通信协议设计和实现就是一种利用FPGA芯片中可编程资源的特性，以此编写通信协议，达到快速、高效地实现数据传输的过程。
二、设计模式在设计基于FPGA的高速串口通信协议时，我们通常会采用一些设计模式。
下面，我们就分别来介绍几种常见的设计模式。
1、主从模式主从模式是一种常用的通信模式，其特点是主设备控制从设备的数据传输，从设备仅向主设备传输接收到的数据。
在基于FPGA的高速串口通信协议设计中，我们可以使用主从模式实现设备之间高速的数据传输。
2、同步/异步模式同步/异步模式是根据通信时钟信号是否同步进行区分的。
在同步模式下，数据传输的时钟信号是由控制器提供的，而在异步模式下，时钟信号则是由数据本身提供的。
在基于FPGA的高速串口通信协议设计中，我们可以根据具体需求选择合适的同步/异步模式。
3、中断/轮询模式中断/轮询模式是根据不同的数据传输方式进行区分的。
在中断模式下，外部设备向中央处理器传输的数据是基于中断机制的，而在轮询模式下，则是中央处理器不断地轮询外部设备是否有数据要传输。
基于FPGA的串口通信设计
基于FPGA的串口通信设计引言：串口通信是现代计算机通信系统中的常见通信方式。
它可以在计算机和外部设备之间传输数据，具有低成本、简单易懂、可靠性高等特点。
然而，在一些应用场景下，传统的软件串口通信无法满足需求，因此使用FPGA来实现硬件串口通信变得愈发重要。
本文将重点介绍基于FPGA的串口通信设计，包括串口通信原理、FPGA硬件实现以及设计注意事项。
一、串口通信原理：串口通信的原理很简单，将数据通过一根导线（或多根导线）依次发送和接收。
它使用一个起始位、数据位（常为8位）、奇偶校验位（可选）和一个或多个停止位来组成一个数据帧。
发送数据时，串口将数据帧从最低位开始逐位发送，并在每位发送完毕后根据波特率发送下一位。
接收数据时，串口根据波特率和起始位检测到数据的到来，并从起始位开始逐位接收。
二、FPGA硬件实现：FPGA可以通过其可编程逻辑单元（FPGA的核心组件）实现硬件串口通信。
下面是基于FPGA的串口通信设计主要步骤：1.FPGA引脚分配：首先，选择合适的FPGA芯片，并确定通信所需的引脚数量。
然后，根据引脚分配表将引脚与FPGA的可编程逻辑单元相连接。
2.接口电平转换：在FPGA和外设之间可能存在电平不匹配的情况。
为了实现正确的数据传输，需要使用电平转换电路进行适配。
3.帧同步信号生成：FPGA需要生成适当的时钟信号和帧同步信号，以使数据能够正确地按位传输和接收。
帧同步信号指示数据的起始和终止。
4.数据传输实现：FPGA需要根据串口通信原理，按照波特率逐位地发送和接收数据。
在发送数据时，FPGA将数据从最低位开始逐位输出到引脚，并根据起始位、数据位、奇偶校验位和停止位生成完整的数据帧。
在接收数据时，FPGA根据时钟信号和帧同步信号，逐位地接收到达的数据，以获得完整的数据帧。
5.数据校验和处理：FPGA可以实现奇偶校验的功能，以检测接收到的数据是否正确。
此外，还可以在FPGA内部对接收到的数据进行处理，例如数据解码、错误检测等。
FPGA和单片机串行通信接口的实现
FPGA和单片机串行通信接口的实现FPGA（Field-Programmable Gate Array）和单片机（Microcontroller）是两种常用的数字电子设备，它们在串行通信接口方面有不同的实现方式。
首先，我们需要了解串行通信是一种将数据以位的形式逐个传输的通信方式。
常见的串行通信协议包括UART（Universal Asynchronous Receiver/Transmitter）、SPI（Serial Peripheral Interface）和I2C （Inter-Integrated Circuit）等。
对于FPGA和单片机之间的串行通信，我们可以基于以下几种方式进行实现：1. UART：UART是一种常见的串行通信协议，可以实现全双工的通信。
在FPGA和单片机之间建立UART通信，需要在FPGA中实现UART模块，并将其与单片机的UART接口连接。
在FPGA中，我们可以使用硬件语言（如Verilog或VHDL）来实现UART模块，该模块负责将FPGA内部的数据通过UART协议进行封装和解封装。
单片机与FPGA之间通过TX（发送）和RX （接收）引脚建立连接。
单片机可以通过串口发送数据给FPGA，FPGA接收到数据后进行处理，然后再通过串口将处理后的数据发送给单片机。
2.SPI：SPI是一种用于片上外设之间通信的串行通信协议，常用于FPGA与外部设备（例如传感器、显示器等）之间的通信。
在FPGA和单片机之间建立SPI通信，需要在FPGA中实现SPI控制器，并将其与单片机的SPI接口连接。
FPGA通过把数据写入SPI发送缓冲区或从SPI接收缓冲区读取数据来实现与单片机的通信。
单片机通过控制SPI接口的时钟、数据和使能信号来与FPGA进行数据传输。
3.I2C：I2C是一种双线制串行总线，常用于连接多个设备的系统，例如FPGA、单片机和其他外部设备之间的通信。
在FPGA和单片机之间建立I2C通信，需要在FPGA中实现I2C控制器，并将其与单片机的I2C接口连接。
一种利用FPGA实现串口通信的设计
• 124•串口通信具有技术成熟、应用简单的特点，在工业控制、工业测量等领域大范围应用，但传统的计算机+专业UART 接口芯片的架构，在多串口的系统设计中存在集成度不高、设计不灵活的缺陷。
本文介绍了一种基于FPGA 实现串口数据接收的设计方案，经测试，运行稳定，具备推广应用价值。
工业控制、工业测量等系统经常需要接入数量众多的各种外设数据，数据率不高的外设一般都采用异步串口对外输出数据，具有技术成熟、应用简单的特点，且该技术形成标准较早，应用市场存在大量的配置异步串口的设备型号，采用异步串口，便于外设的选型。
但传统的计算机+专业UART 接口芯片的架构，在接入外设数量较多的情况下，系统设计就变得复杂，调试工作量增大。
随着可编程逻辑器件的发展，嵌入式电子系统越来越多地采用FPGA 进行数字逻辑电路设计，具有设计灵活、易于维护、研制周期短、集成度高的优点。
本文介绍了一种利用FPGA 实现异步串口的设计，利用FPGA 器件I/O 口资源丰富的特点，可集成众多具备异步串口通信接口的外设进入同一系统。
多路串口数据在FPGA 内部分别提取、恢复出以字节为单位的数据，在FPGA 内部进行后续处理或进行数据打包，通过计算机总线（PCI 总线或Local Bus总线等）送给主控或处理计算机。
图1 多串口系统示意图下文以图1中的一路异步串口为例，介绍利用FPGA 接收处理串口数据的设计。
1 硬件设计如图1所示，硬件电路设计涉及电平转换电路和FPGA 电路。
串口的信号电平有RS232和RS422两种，其中RS232又分9V 电平和12V 电平。
鉴于RS422电平信号在抗干扰能力上的优势，在工业领域，异步串口多采用RS422电平。
考虑到接口两端电路的安全性，电平转换电路采用带隔离的设计，工程中采用AD 公司的ADM2582E 芯片实现RS422电平到TTL 电平的转换，该芯片内部集成有收、发电路各1个通道，特点是RS422端的电源、信号、地与TTL 端的电源、信号、地是隔离的，芯片采用单电源供电，内部集成隔离式DC-DC 电源。
基于FPGA的串口通讯设计
基于FPGA的串口通讯设计随着科技的不断发展，现场可编程门阵列（FPGA）因其高度的灵活性和强大的数据处理能力，日益成为通讯系统设计的重要选择。
串口通讯作为一种常见的通讯方式，广泛应用于各种设备之间的数据传输。
本文将探讨如何将FPGA应用于串口通讯设计，以期提高通讯效率和稳定性。
在本文中，我们将首先确定合适的主控芯片，然后设计基于FPGA的串口通讯电路，并对FPGA资源进行合理配置。
接下来，我们将介绍如何实现串口通讯算法，以提高通讯效率和稳定性。
在基于FPGA的串口通讯设计中，我们需要考虑以下电路元件的选择和设计：电阻分压器：用于降低输入信号的电压，以适应FPGA的输入范围。
晶体振荡器：为FPGA提供时钟信号，确保设备的同步运行。
电源转换器：将外部电源转换为FPGA所需的电压和电流范围。
我们还需要根据实际需求，设计串口通讯电路的功能模块，如数据发送、数据接收等。
在基于FPGA的串口通讯设计中，我们需要根据实际需求，合理分配FPGA内部资源。
具体来说，我们需要：锁相环（PLL）：用于倍频和分频时钟信号，实现高速数据传输。
信号输出：驱动外部设备，如LED、LCD等。
在实现串口通讯算法时，我们首先需要定义通讯协议，包括数据格式、波特率、校验位等。
然后，我们可以使用流程图等方式，明确算法实现步骤。
例如：实验验证为了验证基于FPGA的串口通讯设计的可行性和可靠性，我们搭建了实验环境，并进行了以下测试：功能测试：检测电路各功能模块是否正常工作，如数据发送、数据接收等。
性能测试：测试通讯速率、稳定性、抗干扰能力等指标。
协议兼容性测试：检测算法是否兼容不同串口通讯协议。
长时间运行测试：检测系统在长时间运行下的稳定性和可靠性。
通过以上实验测试，我们发现基于FPGA的串口通讯设计在通讯速率、稳定性、抗干扰能力等方面均具有显著优势，能满足多种应用场景的需求。
同时，该设计具有较好的协议兼容性和可扩展性，能根据不同需求进行定制化扩展。
FPGA串口通信
FPGA实现RS-232串口收发的仿真过程（Quartus+Synplify+ModelSim）(2007-09-11 12:17:37)结合FPGA的开发流程，主要走了以下几步：1. 文本程序输入（Verilog HDL）2. 功能仿真（ModelSim，查看逻辑功能是否正确，要写一个Test Bench）3. 综合（Synplify Pro，程序综合成网表）4. 布局布线（Quartus II，根据我选定的FPGA器件型号，将网表布到器件中，并估算出相应的时延）5. 时序仿真（ModelSim，根据时延做进一步仿真）0. 原理略一、文本程序输入（Verilog HDL）发送端：module trans(clk,rst,TxD_start,TxD_data,TxD,TxD_busy);input clk,rst,TxD_start;input[7:0] TxD_data; // 待发送的数据output TxD, // 输出端口发送的串口数据TxD_busy;reg TxD;reg [7:0] TxD_dataReg; // 寄存器发送模式，因为在串口发送过程中输入端不可能一直保持有效电平reg [3:0] state;parameter ClkFrequency = 25000000; // 时钟频率－25 MHzparameter Baud = 115200; // 串口波特率－115200// 波特率产生parameter BaudGeneratorAccWidth = 16;reg [BaudGeneratorAccWidth:0] BaudGeneratorAcc;wire [BaudGeneratorAccWidth:0] BaudGeneratorInc = ((Baud<<(BaudGeneratorAccWidth-4))+(ClkFrequency>>5))/(ClkFrequency>>4);wire BaudTick = BaudGeneratorAcc[BaudGeneratorAccWidth];wire TxD_busy;always @(posedge clk or negedge rst)if(~rst)BaudGeneratorAcc <= 0;else if(TxD_busy)BaudGeneratorAcc <= BaudGeneratorAcc[BaudGeneratorAccWidth-1:0] + BaudGeneratorInc;// 发送端状态wire TxD_ready = (state==0); // 当state = 0时，处于准备空闲状态，TxD_ready = 1 assign TxD_busy = ~TxD_ready; // 空闲状态时TxD_busy = 0// 把待发送数据放入缓存寄存器TxD_dataRegalways @(posedge clk or negedge rst)if(~rst)TxD_dataReg <= 8'b00000000;else if(TxD_ready & TxD_start)TxD_dataReg <= TxD_data;// 发送状态机always @(posedge clk or negedge rst)if(~rst)beginstate <= 4'b0000; // 复位时，状态为0000，发送端一直发1电平TxD <= 1'b1;endelsecase(state)4'b0000: if(TxD_start) beginstate <= 4'b0100; // 接受到发送信号，进入发送状态end4'b0100: if(BaudTick) beginstate <= 4'b1000; // 发送开始位- 0电平TxD <= 1'b0;end4'b1000: if(BaudTick) beginstate <= 4'b1001; // bit 0TxD <= TxD_dataReg[0];end4'b1001: if(BaudTick) beginstate <= 4'b1010; // bit 1TxD <= TxD_dataReg[1];end4'b1010: if(BaudTick) beginstate <= 4'b1011; // bit 2TxD <= TxD_dataReg[2];end4'b1011: if(BaudTick) beginstate <= 4'b1100; // bit 3TxD <= TxD_dataReg[3];end4'b1100: if(BaudTick) beginstate <= 4'b1101;// bit 4TxD <= TxD_dataReg[4];end4'b1101: if(BaudTick) beginstate <= 4'b1110;// bit 5TxD <= TxD_dataReg[5];end4'b1110: if(BaudTick) beginstate <= 4'b1111; // bit 6TxD <= TxD_dataReg[6];end4'b1111: if(BaudTick) beginstate <= 4'b0010; // bit 7TxD <= TxD_dataReg[7];end4'b0010: if(BaudTick) beginstate <= 4'b0011; // stop1TxD <= 1'b1;end4'b0011: if(BaudTick) beginstate <= 4'b0000; // stop2TxD <= 1'b1;enddefault: if(BaudTick) beginstate <= 4'b0000;TxD <= 1'b1;endendcaseendmodule接收端：module rcv(clk,rst,RxD,RxD_data,RxD_data_ready,);input clk,rst,RxD;output[7:0] RxD_data; // 接收数据寄存器output RxD_data_ready; // 接收完8位数据，RxD_data 值有效时，RxD_data_ready 输出读信号parameter ClkFrequency = 25000000; // 时钟频率－25MHzparameter Baud = 115200; // 波特率－115200reg[2:0] bit_spacing;reg RxD_delay;reg RxD_start;reg[3:0] state;reg[7:0] RxD_data;reg RxD_data_ready;// 波特率产生，使用8倍过采样parameter Baud8 = Baud*8;parameter Baud8GeneratorAccWidth = 16;wire [Baud8GeneratorAccWidth:0] Baud8GeneratorInc =((Baud8<<(Baud8GeneratorAccWidth-7))+(ClkFrequency>>8))/(ClkFrequency>>7);reg [Baud8GeneratorAccWidth:0] Baud8GeneratorAcc;always @(posedge clk or negedge rst)if(~rst)Baud8GeneratorAcc <= 0;elseBaud8GeneratorAcc <= Baud8GeneratorAcc[Baud8GeneratorAccWidth-1:0] + Baud8GeneratorInc;// Baud8Tick 为波特率的8倍－115200*8 = 921600wire Baud8Tick = Baud8GeneratorAcc[Baud8GeneratorAccWidth];// next_bit 为波特率－115200always @(posedge clk or negedge rst)if(~rst||(state==0))bit_spacing <= 0;else if(Baud8Tick)bit_spacing <= bit_spacing + 1;wire next_bit = (bit_spacing==7);// 检测到RxD 有下跳沿时，RxD_start 置1，准备接收数据always@(posedge clk)if(Baud8Tick)beginRxD_delay <= RxD;RxD_start <= (Baud8Tick & RxD_delay & (~RxD));end// 状态机接收数据always@(posedge clk or negedge rst)if(~rst)state <= 4'b0000;else if(Baud8Tick)case(state)4'b0000: if(RxD_start) state <= 4'b1000;// 检测到下跳沿4'b1000: if(next_bit) state <= 4'b1001; // bit 04'b1001: if(next_bit) state <= 4'b1010; // bit 14'b1010: if(next_bit) state <= 4'b1011; // bit 24'b1011: if(next_bit) state <= 4'b1100; // bit 34'b1100: if(next_bit) state <= 4'b1101; // bit 44'b1101: if(next_bit) state <= 4'b1110; // bit 54'b1110: if(next_bit) state <= 4'b1111; // bit 64'b1111: if(next_bit) state <= 4'b0001; // bit 74'b0001: if(next_bit) state <= 4'b0000; // 停止位default: state <= 4'b0000;endcase// 保存接收数据到RxD_data 中always @(posedge clk or negedge rst)if(~rst)RxD_data <= 8'b00000000;else if(Baud8Tick && next_bit && state[3])RxD_data <= {RxD, RxD_data[7:1]};// RxD_data_ready 置位信号always @(posedge clk or negedge rst)if(~rst)RxD_data_ready <= 0;elseRxD_data_ready <= (Baud8Tick && next_bit && state==4'b0001); endmodule为了测试收发是否正常，写的Test Bench`timescale 1ns / 1nsmodule rs232_test;reg clk,rst,TxD_start;reg [7:0] TxD_data;wire[7:0] RxD_data;wire //RxD,TxD,TxD_busy,RxD_data_ready;trans trans(.clk(clk),.rst(rst),.TxD_start(TxD_start),.TxD_busy(TxD_busy),.TxD_data(TxD_data),.TxD(TxD));rcv rcv(.clk(clk),.rst(rst),.RxD(TxD), // 收发相接时RxD = TxD.RxD_data(RxD_data),.RxD_data_ready(RxD_data_ready));initial beginTxD_start = 0;TxD_data = 0;clk = 0;rst = 1;#54 rst = 0;#70 rst = 1;#40 TxD_start = 1'b1;#10 TxD_data = 8'b11011001;#100 TxD_start = 1'b0;endalways begin#30 clk = ~clk;#10 clk = ~clk;endendmodule二、综合三、FPGA与PC串口自收发通信串口通信其实简单实用，这里我就不多说，只把自己动手写的verilog代码共享下。
基于fpga的频率计与串口通信实现
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FPGA实现串口通信UART接收。
因为只有数据线，没有时钟，这种叫异步通信。
首先双方必须约定好通信用的时钟频率，但是双方用的时钟必定有误差，而且不知道每个bit的起始时间。
这两点是造成你有时候收到对的，有时候收到错的原因。
所以必须要用高倍的时钟来采样，一般用8倍、16倍。
仅仅简单实现的话，用8倍举例，如果另一块板子（或PC）发过来的是数据，发送一个bit用的时钟频率是115200Hz的话，那么自己板子上要先产生一个115200x 8 = 921600Hz 的内部时钟。
用这个时钟对收到的串行数据进行采样，理论上讲，每个bit可以得到7-8个采样点。
如果FPGA晶振是50000000Hz（50MHz），则54.25分频得到921600Hz。
分频模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_arith.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity Clk_DIV isport (clk : in std_logic;CLK_O : out std_logic );end Clk_DIV;architecture Clk_DIV_arch of Clk_DIV issignal clk1,clk2 : std_logic;signal s1,s2 : integer range 0 to 53;beginprocess(clk)beginif rising_edge(clk) thenif s1 < 53 thens1<= s1+1;elses1<=0;end if;if s1 < 28 thenclk1 <= '1';elseclk1 <= '0';end if;end if;end process;process(clk)beginif falling_edge(clk) thenif s2 < 53 thens2<= s2+1;elses2<=0;end if;if s2 < 28 thenclk2 <= '1';elseclk2 <= '0';end if;end if;end process;CLK_O <=clk1 or clk2;end Clk_DIV_arch;接下来第一步就是找起始bit，如果连采3次（或4次）都是0的话，说明找到起始bit 了，并且当前采样点大概在这个bit的中间了。
那么从现在开始，每过8个时钟，就能采到下一个bit的中间位置。
然后把这8个采到的bit组成一个byte就行了。
这样，才能得到稳定而正确的数据。
最后，过8个时钟，再采一下，确保后面跟着的bit是高，表示结束。
如果不是，说明有错发生了，没关系，重新搜索起始bit就好了。
接收模块library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity UART_RX isport (reset_n : in std_logic;clk : in std_logic;RD_x : in std_logic; RD_x，接收数据线dout : out std_logic_vector(7 downto 0); 模块接收到得1字节数据 dav : out std_logic 传输成功应答);end UART_RX;architecture UART_RX_arch of UART_RX istype UART_RX_STATE_TYPE is (WAIT_START, DATA, STOP);signal curState : UART_RX_STATE_TYPE; 接收状态机状态signal bits : std_logic_vector(7 downto 0); 接收数据暂存signal smpCnt : integer range 0 to 7; 8次采样计数signal bitCnt : integer range 0 to 15; 接收位数计数beginprocess(reset_n, clk)beginif reset_n = '0' thencurState <= WAIT_START;bits <= (others => '0');smpCnt <= 0;bitCnt <= 0;elsif rising_edge(clk) thencase curState iswhen WAIT_START =>if RD_x = '0' thenif smpCnt = 3 thencurState <= DATA; 3次采样低电平证明起始位，下一个状态接收数据 smpCnt <= 0;elsecurState <= WAIT_START;smpCnt <= smpCnt + 1;end if;elsecurState <= WAIT_START;smpCnt <= 0;end if;bits <= (others => '0');bitCnt <= 0;when DATA =>if smpCnt = 7 then 如果采样八次，则保存一位数据if bitCnt = 7 then 如果已经接收八位则下一个状态停止接收 curState <= STOP;elsecurState <= DATA;end if;smpCnt <= 0;bits <= RD_x & bits(7 downto 1); 完成接收bitCnt <= bitCnt + 1;elsecurState <= DATA;smpCnt <= smpCnt + 1;bits <= bits;bitCnt <= bitCnt;end if;when STOP =>if smpCnt = 7 thencurState <= WAIT_START;smpCnt <= 0;elsecurState <= STOP;smpCnt <= smpCnt + 1;end if;bits <= bits;bitCnt <= 0;when others =>curState <= WAIT_START;bits <= (others => '0');smpCnt <= 0;bitCnt <= 0;end case;end if;end process;dout <= bits;process(reset_n, clk)beginif reset_n = '0' thendav <= '0';elsif rising_edge(clk) thenif curState = STOP and smpCnt = 7 and RD_x = '1' thendav <= '1'; 应答接收成功 elsedav <= '0';end if;end if;end process;end UART_RX_arch;发送程序library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity UART_TX isport (EN : in std_logic;clk : in std_logic;TD_x : out std_logic;Data_in : in std_logic_vector(7 downto 0));end UART_TX;architecture UART_TX_arch of UART_TX istype UART_TX_STATE_TYPE is (WAIT_START, DATA, STOP);signal curState : UART_TX_STATE_TYPE;signal bits : std_logic_vector(7 downto 0);signal D_bit : std_logic;signal bitCnt : integer range 0 to 7;signal i : integer range 0 to 7;beginprocess(EN, clk)beginif rising_edge(clk) then i <= i+1;if i=7 theni <= 0;case curState iswhen WAIT_START =>if EN='0' thencurState <=WAIT_START;D_bit <='1';elsecurState <=DATA;bitCnt <= 0;bits <=Data_in;D_bit <='0';end if;when DATA =>if bitCnt = 7 thencurState <= STOP;D_bit <= bits(0);elsecurState <= DATA;bitCnt <= bitCnt + 1;D_bit <= bits(7);bits (7 downto 1)<= bits(6 downto 0); end if;when STOP =>if EN='1' thencurState <=WAIT_START;D_bit <='1';elsecurState <=STOP;bits <=Data_in;D_bit <='1';end if;when others =>null;end case;end if;end if;TD_x <=D_bit;end process;end UART_TX_arch;。