脉冲序列发生器设计-参考模板
序列脉冲发生器
， ， ， ， ， ， ， ， Q* Q Q Q Q Q Q Q Q 4 1 2 4 1 2 4 1 2Q3Q4
， ， ， ， Q， Q Q Q 1 4 1 2Q3Q4
， ， ， （Q， Q Q ） Q 1 2 3 4
1.3 数据选择器介绍 在数字电路的设计过程中，有时候我们要从一组输入数据中选出一个出来，这个时候我们就 要用到数据选择器。常见的数据选择器有四类型。4选1、2选1、8选1、16选1，这四种类型。 就8选1数据选择器而言，它有三个地址段A、B、C，8个数据端，一个输出端。8选1数据选择 器：D0,D1,D2,D3,D4,D5,D6,D7为数据输入端；A2,A1,A0为地址信号输入端，Y为输出端 1.4 74160及74151芯片数据 （1）74160计数器是同步式预置数计数器，74160的逻辑图如图2.1所示，74160的功能表如表 2.1所示。 输入 输出
于是，可得状态方程： Q1
*
， ， ， Q， Q Q Q Q Q 1 2 3 4 1 2Q3Q4
， ， ， ， ， ， Q* 2 Q1Q2Q3Q4 Q1Q2Q3 Q1Q2Q3Q4
， ， ， ， Q， （ 1Q2Q3Q4 Q1Q 2 Q3 Q4）
， ， ， ， ， ， ， Q* Q Q （ Q Q Q Q ） Q Q （ Q Q Q Q 3 1 2 3 4 3 4 1 2 3 4 3 4）
• 调试电路
• 输入信号如下 逻辑分析仪设置，阈值电压修改如下
• 序列发生器的仿真图
1
1
0
×
×
×
×
×
保持
（2）74151数据选择器，它的引脚排列如图2.2所示。74151芯片的真值表如表2.2所示。
高二物理竞赛课件电路序列脉冲发生器的设计
Q n1 3
Q3Q2
Q2Q1Q0
Q n1 2
Q3Q2Q1
Q3Q2Q0
Q2Q1Q0
Q n1 1
Q1Q0
Q1Q0
Q n1 0
Q3Q0
Q2Q0
Q n1 3Βιβλιοθήκη (Q2Q1Q0)Q3
Q2Q3
Q n1 2
(Q1Q0 )Q2
(Q3
Q1Q0 )Q2
Q n1 1
Q0Q1
Q0Q1
Q n1 0
(Q3
Q2
)Q0
1
Q0
注：在变换Q3n+1时，删去了约束项Q3Q2Q2Q1
电路序列脉冲发生器的设计
电路序列脉冲发生器的设计
有些数字电路需要不同宽度分配脉冲，在 时间上可重叠，也可以不重叠。如图所示给出 了一个分配器的波形图，下面就来讨论如何设 计这个分配器的计数器和译码器。
CP
P0
P1
7TCP
P2
P3
P4
序列脉冲波形图
如果选用JK触发器组成该时序电路，可将状态方程 改写成JK触发器的标准形式 Qn1 JQ n KQn
画出电路图
得出完整的状态转换图，验证能否自启动
例：设计一个串行数据检测器。要求：连续输入3个或3个 以上的1时输出为1，其他情况下输出为零
1. 逻辑抽象，画出状态转换图
设电路在没有1输入时状态为S0, 输入一个1后状态为S1，连续 输入两个1后状态为S2，连续三次或三次以上输入1后状态为S3。
写出驱动方程
Q n1 3
(Q2Q1Q0 )Q3
Q2Q3
Q n1 2
(Q1Q0 )Q2
(Q3
Q1Q0 )Q2
Q n1 1
脉冲信号发生器设计
脉冲信号发生器摘要：本实验是采用fpga方式基于Alter Cyclone2 EP2C5T144C8的简易脉冲信号发生器，可以实现输出一路周期1us到10ms，脉冲宽度：0.1us到周期-0.1us,时间分辨率为0.1us的脉冲信号，并且还能输出一路正弦信号（与脉冲信号同时输出）。
输出模式可分为连续触发和单次手动可预置数（0~9）触发，具有周期、脉宽、触发数等显示功能。
采用fpga计数实现的电路简化了电路结构并提高了射击精度，降低了电路功耗和资源成本。
关键词：FPGA；脉冲信号发生器；矩形脉冲；正弦信号；1 方案设计与比较脉冲信号产生方案：方案一、采用专用DDS芯片的技术方案：目前已有多种专用DDS集成芯片可用，采用专用芯片可大大简化系统硬件制作难度，部数字信号抖动小，输出信号指标高；但专用芯片控制方式比较固定，最大的缺点是进行脉宽控制，测量困难，无法进行外同步，不满足设计要求。
方案二、单片机法。
利用单片机实现矩形脉冲，可以较方案以更简化外围硬件，节约成本，并且也可以实现灵活控制、能产生任意波形的信号发生器。
但是单片机的部时钟一般是小于25Mhz，速度上无法满足设计要求，通过单片机产生脉冲至少需要三条指令，所需时间大于所要求的精度要求，故不可取。
方案二：FPGA法。
利用了可编程逻辑器件的灵活性且资源丰富的特点，通过Quartus 软件的设计编写，实现脉冲信号的产生及数控，并下载到试验箱中，这种方案电路简单、响应速度快、精度高、稳定性好故采用此种方案。
2 理论分析与计算脉冲信号产生原理：输入量周期和脉宽，结合时钟频率，转换成两个计数器的容量，用来对周期和高电平的计时，输出即可产生脉冲信号。
脉冲信号的精度保证：时间分辨率0.1us，周期精度：+0.1%+0.05us，宽度精度：+0.1%+0.05us，为满足精度要求，所以所选时钟频率至少1/0.05us=20MHZ,由于试验箱上大于10MHZ只有50MHZ，故选时钟信号50MHZ，此时精度1/50MHZ=0.02us<0.05us，满足精度要求。
脉冲波形发生器的设计
一、设计要求、目的1、目的1、学习数字电路中计数器、译码器、数据选择器、寄存器、分频电路、555定时器、等单元电路的综合运用。
2、熟悉脉冲波形的产生和变换的原理。
3、了解简单数字系统实验、调试的方法。
2、设计要求1、用555定时器和阻容元件构成一个多谐振荡器，要求震荡频率为1Hz。
2、用74163构成6分频电路，要求输入时钟为1Hz，输出信号频率为0.1666666Hz，脉宽与输入时钟相同。
3、利用1、2题的结果，再加8选1数据选择器（74151）构成一个序列信号发生器，要求循环产生011010序列码。
4、利用题1产生的时钟，再加74163计数器和74138译码器构成8路脉冲分配器。
二、参考元器件二进制计数器（74163）、双向移位寄存器（74194）、3-8译码器（74138）、555定时器、8选1数据选择器（74151）、电阻：10k~100k两个（阻值自选）、电容0.01uf和10uf各一个、门若干三、方案选择与论证方案（一）：由555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。
为了提高定时器的比较电路参考电压的稳定性通常在5脚与地之间接有0.01µf的滤波电容,以消除干扰.电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C充电，以及C通过R2向放电端Ct放电，使电路产生振荡。
电容C在1/3VCC和2/3VCC之间充电和放电，其波形如图15—3(b)所示。
输出信号的时间参数是T＝twl+tw2，twl＝0.7(R1十R2)C，tw2＝0.7R2C。
555电路要求Rl与R2均应大于或等于1KΩ，但R1+R2应小于或等于3.3MΩ。
外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。
多谐振荡器计数器可以对计数脉冲分频，改变计数器的模便可以改变分频比。
根据这个原理，可以用集成计数器构成分频比可变的分频器，即可编程分频器.74163是具有同步清零功能的4位二进制同步加计数器.逻辑引脚图中Rd 是异步清零端,LD是预制数控制端.A B C D是预制数据输入端,EP 和ET是计数使能控制端,它具有同步清零和同步并行预制数功能,在构成六分频电路中我用的是它的同步清零功能.通过利用多个与非门来构成六分频电路.74151是一种典型的集成电路数据选择器,它有3个地址输入端CBA可选择D0~D7 八个数据源,具有两个互补输出端,同相输出端Y和反相输出端W,本次设计实现并行数据到串行数据的转换,电路由8选1数据选择器和1个3位二进制计数器组成,当选择器的数据输入端D0~D7与一个并行的六位数011010相连时,输出端就是一串随时钟节拍变化的数据0-1-1-0-1-0,这种数称谓串行数据.74138译码器是3线-8线译码器.可以用做数据分配器.功能是把一个数据信号分配到8个不同的通道上去.当它与计数器结合组成脉冲分配器.综上所述电路图如下:优点：用555构成的多谐振荡器于555内部的比较器灵敏度较高，而且采用差分电路形式，它的振荡频率受电源电压和温度变化的影响很小。
脉冲信号发生器的制作课程设计一
脉冲信号发生器的制作课程设计(一）脉冲信号发生器用２2０Ｖ/50XX的工频交流电供电.（注：直流电源部分仅完成设计即可,不需制作,用实验室稳压电源调试）XX按照以上技术完成要求设计出电路，绘制电路图，对设计的电路用Mulｔｉsim2021或OｒCＡD／PspiceAＤ9。
２进行必要的仿真，仿真通过后购买元器件，用万用板焊接电路,然后对制作的电路完成调试，撰写设计报告，通过答辩。
XX课程设计总结报告要求:XX题目任务书XX XX概述(简要说明本设计的基本内容)XX技术性能指标XX分析技术要求,选择技术方案,确定原理方框图，分析工作原理XX单元电路的设计（工作原理、元器件的选择、有关仿真波形和实测波形）XX总电路原理图（图纸大小自定,但要符合标准，可手工绘制，亦可用相关C ＡD软件如Protel、Ｍultisiｍ、OrCAＤ/ＰspicｅAD等绘制）XX 附录（元器件明细表、需要专门说明或论述的问题、）XX１0、总结及体会11、制作的电路XX三、设计进度：XX１、三周（2021．12。
8-—2021.1２．26XX２、进度：(1）第一周熟悉题目，分析要求,查找资料，选择方案，优化方案,确定原理方框图。
（２)第二周单元电路设计，选择元器件，进行必要的仿真，确定电路原理图，画出电路原理图，购买元器件.XX（3)第三周焊接电路，调试,通过测试,技术总结、完成训练报告,答辩.目录一、摘要 (1)二、技术性能指标…………………………………………(2）XX三、方案选择和确定 (3)四、单元电路的设计 (5)五、实验仿真………………………………………………（1３）六、电路板安装调试………………………………………(14)XX七、附录 (18)八、总结及体会……………………………………………（20)XX摘要XX信号发生电路是一种不需要外加激励就能将直流能源转化成具有一定频率和一定幅度一定波形的交流能量输出电路,又成为振荡器或波形发生器.通过与波形变换电路相结合，它能产生**种波形，能满足现代通信，自动控制，热加工.音XX系统和数字系统等对**种信号的要求．本次课程设计的任务是设计并制作一个脉冲信号发生器，整体设计通过四个主要模块完成，每一个模块完成一个功能．采用文氏桥式电路产生一个１KXX正弦波信号,通过由５5５定时器连接成的施密特触发器，变换成同频率的方波,再经一个由同步二进制计数器７4LＳ１６1接成的十进制计数器将１KXX 脉冲转换成1００XX输出，进行第一次频率变换．最后经锁相环,实现1０0倍频目的．整个系统由２２0V交流供电,测试结果通示波器观察即可.XX 在此过程中，我们对组合逻辑电路、时序逻辑电路数、数字集成电路、小规模的门电路的功能及其有了进一步的了解和掌握 ,达到了更加熟练的应用这些器件的目的。
6顺序脉冲发生器
W0
1
W0
W1
1
W2
1
W3
1
W1 W2
W3
&
&
&
&
J CP
F0
Q0
Q0
J
F1
Q1
Q1
K
K
F0 、 1 构成一 F 位异步四进制 减法计数器。
顺序脉冲发生器（3）
计数型顺序脉冲发生器可能出现竞争冒险
CP
Q0
1 2
3
4
5
消除方法？
Q1
W0
W1 W2
当同一个门电路的两个输 入信号同时向相反的方向变 化时，可能产生冒险。
设初始状态为 Q3Q2Q1Q0 0001
0001 0010 0100
D
F0
Q
D
F1
Q
D
F2
Q
D
F3
Q
CP
自循环移位寄存器 优点：具有输出端轮流为1的特点，可直接利 用其输出作为节拍信号而无需任何译码电路。
缺点:(1)状态利用率低;(2)不能自启动
1000
顺序脉冲发生器（5）
能够自启动的环形计数器
顺序脉冲发生器通常由计数器 与译码电路构成，如图所示： 分类 计数型 =计数器+译码器 移存型 =移位寄存器+译码器
译码器
CP
时钟
模M计数器
顺序脉冲发生器（2）
计数型顺序脉冲发生器
译码电路
CP
Q0
1
2
3
4
5
如图所示为一位异步四进制计数器与译码电路构 Q1 W0 Q1nQ0n W1 Q1nQ0n 成的顺序脉冲发生器。
最新脉冲发生器课程设计
脉冲发生器一．设计题目脉冲发生器的设计二．主要技术指标脉冲信号发生器:频率2K-20K可调三．方案论证与选择NE555构成的单稳态电路（触发时间为一秒）单稳工作方式，它可分为3种。
见图示。
第1种（图1）是人工启动单稳，又因为定时电阻定时电容位置不同而分为2个不同的单元，并分别以1.1.1 和1.1.2为代号。
他们的输入端的形式，也就是电路的结构特点是：“RT-6.2-CT”和“CT-6.2-RT”。
图2-1 555人工启动单稳第2种（图2）是脉冲启动型单稳，也可以分为2个不同的单元。
他们的输入特点都是“RT-7.6-CT”，都是从2端输入。
1.2.1电路的2端不带任何元件，具有最简单的形式；1.2.2电路则带有一个RC微分电路。
图2-2 555脉冲启动单稳第3种（图3）是压控振荡器。
单稳型压控振荡器电路有很多，都比较复杂。
为简单起见，我们只把它分为2个不同单元。
不带任何辅助器件的电路为1.3.1；使用晶体管、运放放大器等辅助器件的电路为1.3.2。
图中列出了2个常用电路。
图2-3单稳型压控振荡电路四．系统总图图2-4 总体电路图波形发生器一、设计题目波形发生器的设计与制作二．主要技术指标输出频率为160Hz的正弦波、方波、三角波。
正弦波幅度10V；方波幅度6V;三角波幅度为4V。
三．方案论证及选择：正弦波:方案一、由R、C振荡电路产生，其中包括R、C串并联电路和R、C移相电路两种。
方案二、由L、C振荡电路产生。
方案三、由集成运放构成的RC桥式振荡电路产生。
包括放大、反馈、选频和稳幅等基本部分。
输出波形稳定性良好。
方波：方案一、方波可由NE555构成多谐振荡器来产生。
方案二、由运放构成的电压比较器，在运放的输出端引入限流电阻和两个背靠背的稳压管组成双向限幅方波产生电路。
三角波：方案一、由方波来产生：可以由NE555电路产生的方波或是集成运放产生的通过R、C积分来得到。
方案二、由同相输入迟滞比较器和积分器产生方案选择：通过对以上方案进行比较，我们选择的方案是：正弦波是由集成运放构成的RC 桥式振荡电路产生。
脉冲信号发生器设计
摘要：本实验是采用fpga方式基于Alter Cyclone2 EP2C5T144C8的简易脉冲信号发生器，可以实现输出一路周期1us到10ms，脉冲宽度：0.1us到周期-0.1us,时间分辨率为0.1us的脉冲信号，并且还能输出一路正弦信号（与脉冲信号同时输出）。
输出模式可分为连续触发和单次手动可预置数（0~9）触发，具有周期、脉宽、触发数等显示功能。
采用fpga计数实现的电路简化了电路结构并提高了射击精度，降低了电路功耗和资源成本。
关键词：FPGA；脉冲信号发生器；矩形脉冲；正弦信号；引言(一)方案设计与比较脉冲信号产生方案：方案一、采用专用DDS芯片的技术方案：目前已有多种专用DDS集成芯片可用，采用专用芯片可大大简化系统硬件制作难度，内部数字信号抖动小，输出信号指标高；但专用芯片控制方式比较固定，最大的缺点是进行脉宽控制，测量困难，无法进行外同步，不满足设计要求。
方案二、单片机法：利用单片机实现矩形脉冲，可以较方案以更简化外围硬件，节约成本，并且也可以实现灵活控制、能产生任意波形的信号发生器。
但是单片机的内部时钟一般是小于25Mhz，速度上无法满足设计要求，通过单片机产生脉冲至少需要三条指令，所需时间大于所要求的精度要求，故不可取。
方案二：FPGA法：利用了可编程逻辑器件的灵活性且资源丰富的特点，通过Quartus软件的设计编写，实现脉冲信号的产生及数控，并下载到试验箱中，这种方案电路简单、响应速度快、精度高、稳定性好故采用此种方案。
(二)理论分析与计算脉冲信号产生原理：输入量周期和脉宽，结合时钟频率，转换成两个计数器的容量，用来对周期和高电平的计时，输出即可产生脉冲信号。
脉冲信号的精度保证：时间分辨率0.1us，周期精度：+0.1%+0.05us，宽度精度：+0.1%+0.05us，为满足精度要求，所以所选时钟频率至少1/0.05us=20MHZ,由于试验箱上大于10MHZ只有50MHZ，故选时钟信号50MHZ，此时精度1/50MHZ=0.02us<0.05us，满足精度要求。
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摘要脉冲序列检测器广泛应用于现代数字通信系统中,随着通信技术的发展，对多路脉冲序列信号检测要求越来越高。
现代通信系统的发展方向是功能更强、体积更小、速度更快、功耗更低,大规模可编程逻辑器件FPGA器件的集成度高、工作速度快、编程方便、价格较低，易于实现设备的可编程设计，这些优势正好满足通信系统的这些要求。
随着器件复杂程度的提高,电路逻辑图变得过于复杂,不便于设计。
VHDL(VHSIC Hardware Description Language)是随着可编程逻辑器件的发展而发展起来的一种硬件描述语言。
VHDL具有极强的描述能力,能支持系统行为级、寄存器输级和门级三个不同层次的设计,实现了逻辑设计师多年来梦寐以求的“硬件设计软件化”的愿望,给当今电子通信系统设计带来了革命性的变化。
本文针对传统的脉冲序列检测器方案,提出了一种基于对脉冲序列检测器设计的新方案，该方案相对于传统的设计方法更适合于现代数字通信系统,不但大大减少了周边的设备,也使系统设计更加灵活,稳定性更好,性价比更高,可以满足多种环境下的检测系统的要求。
关键词:多路数据选择器、Multisim、计数器、序列检测器目录摘要 (1)1目录 (1)2.设计内容及设计要求 (2)3.1 实验目的 (3)3.2参考电路 (4)3.3实验内容及主电路图 (5)3.4多谐振荡器的介绍 (6)3.5计数器的介绍 (9)3.6数据分析 (12)3.7数据选择器的介绍 (14)4实验结果 (16)4.1实验结果的分析 (17)设计总结 (18)致谢 (19)参考文献 (20)2设计内容及技术要求1、设计并制作一个脉冲序列发生器，周期性的产生8位长度的任意脉冲序列，脉冲序列可以通过设置电路自由设置。
2、能够检测出设置的脉冲序列，在每出现一次设置的脉冲序列时，点亮一次LED；3、时钟脉冲周期为1HZ；4、对设置的脉冲序列值通过适当的方式进行指示；5、电源：220V/50HZ的工频交流电供电；6、（直流电源部分仅完成设计仅可，不需制作，用实验室提供的稳压电源调试，但要求设计的直流电源能够满足电路要求）7、按照以上要求设计电路，绘制电路图，对设计的的电路用Multisim或OrCAD/PspiceAD9进行仿真，用万用板焊接元器件，制作电路，完成调试、测试，撰写设计报告。
发挥部分：1、其他恰当的功能。
2.实验目的通过本次设计，进一步熟悉多谐振荡器、计数器、数据选择器的用法，掌握脉冲序列发生器的设计方法。
3.参考电路（1）设计方案周期性脉冲序列发生器的实现方法很多，可以由触发器构成，可以由计数器外加组合逻辑电路构成，可以有GAL构成，也可以由CPLD\FPGA构成等等。
本设计采用由计数器加多路数据选择器的设计法案，脉冲序列发生器原理框图如（1）图所示。
图（1）脉冲序列发生器原理框图（2）参考设计脉冲序列发生器需要一个时钟信号，可采用由TTL非门和石英晶体振荡器构成的串联式多谐振荡器产生时钟信号，如图（2）所示。
主电路部分如图（3）所示，图中74LS161和与非门构成十二进制计数器，为脉冲序列的宽度为12位。
4.实验内容按照实验要求设计电路，确定元器件型号和参数；用Multisim进行仿真，列出实验数据，画出输出信号及其他关键信号的波形；对实验数据和电路的工作情况进行分析，得出实验结论；写出收获和体会。
图（2）时钟信号产生电路图（2）主电路图主电路图（2）多谢振荡器介绍多谐振荡器是一种自激振荡电路。
因为没有稳定的工作状态，多谐振荡器也称为无稳态电路。
具体地说，如果一开始多谐振荡器处于0状态，那么它在0状态停留一段时间后将自动转入1状态，在1状态停留一段时间后又将自动转入0状态，如此周而复始，输出矩形波。
图6.4.1 对称式多谐振荡器电路对称式多谐振荡器是一个正反馈振荡电路[图6.4.1，]。
和是两个反相器，和是两个耦合电容，和是两个反馈电阻。
只要恰当地选取反馈电阻的阻值，就可以使反相器的静态工作点位于电压传输特性的转折区。
上电时，电容器两端的电压和均为0。
假设某种扰动使有微小的正跳变，那么经过一个正反馈过程，迅速跳变为，迅速跳变为，迅速跳变为，迅速跳变为，电路进入第一个暂稳态。
电容和开始充电。
的充电电流方向与参考方向相同，正向增加；的充电电流方向与参考方向相反，负向增加。
随着的正向增加，从逐渐上升；随着的负向增加，从逐渐下降。
因为经和两条支路充电而经一条支路充电，所以充电速度较快，上升到时还没有下降到。
上升到使跳变为。
理论上，向下跳变，也将向下跳变。
考虑到输入端钳位二极管的影响，最多跳变到。
下降到使跳变为，这又使从向上跳变，即变成，电路进入第二个暂稳态。
经一条支路反向充电（实际上先放电再反向充电），逐渐下降。
经和两条支路反向充电（实际上先放电再反向充电），逐渐上升。
的上升速度大于的下降速度。
当上升到时，电路又进入第一个暂稳态。
此后，电路将在两个暂稳态之间循环。
非对称式多谐振荡器是对称式多谐振荡器的简化形式[图6.4.6]。
这个电路只有一个反馈电阻和一个耦合电容。
反馈电阻使的静态工作点位于电压传输特性的转折区，就是说，静态时，的输入电平约等于，的输出电平也约等于。
因为的输出就是的输入，所以静态时也被迫工作在电压传输特性的转折区。
图6.4.6 非对称是多环形振荡器[图6.4.10]不是正反馈电路，而是一个具有延迟环节的负反馈电路。
图6.4.10 最简单的环形振荡器图6.4.19 石英晶体多谐振荡器石英晶体具有优越的选频性能。
将石英晶体引入普通多谐振荡器就能构成具有较高频率稳定性的石英晶体多谐振荡器[图6.4.19]。
我们知道，普通多谐振荡器是一种矩形波发生器，上电后输出频率为的矩形波。
根据傅里叶分析理论，频率为的矩形波可以分解成无穷多个正弦波分量，正弦波分量的频率为（），如果石英晶体的串联谐振频率为，那么只有频率为的正弦波分量可以通过石英晶体（第个正弦波分量，），形成正反馈，而其它正弦波分量无法通过石英晶体。
频率为的正弦波分量被反相器转换成频率为矩形波。
因为石英晶体多谐振荡器的振荡频率仅仅取决于石英晶体本身的参数，所以对石英晶体以外的电路元件要求不高。
计数器的介绍在数字电路中，把记忆输人脉冲个数的操作称为计数，计数器就是实现计数操作的时序逻辑电路。
计数器应用非常广泛，除用于计数、分频外，还用于数字测量、运算和控制，从小型数字仪表到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。
计数器的种类很多，按其进制不同分为二进制计数器、十进制计数器、N进制计数器；按触发器翻转是否同步分为异步计数器和同步计数器；按计数时是增还是减分为加法计数器、减法计数器和加/减法（可逆）计数器。
1．集成二进制计数器74LS16174LS161是4位二进制同步加法计数器，除了有二进制加法计数功能外，还具有异步清零、同步并行置数、保持等功能。
74LS161的逻辑电路图和引脚排列图如图1所示，CR 是异步清零端，LD是预置数控制端，D0，D1，D2，D3是预置数据输人端，P和T是计数使能端，C是进位输出端，它的设置为多片集成计数器的级联提供了方便。
图1 74LSl61的逻辑电路图和引脚图（1）异步清零功能当CR＝0时，不管其他输人端的状态如何（包括时钟信号CP），4个触发器的输出全为零。
（2）同步并行预置数功能在CR＝1的条件下，当LD＝0且有时钟脉冲CP的上升沿作用时，D3，D2，D1，D输入端的数据将分别被Q3～Q所接收。
由于置数操作必须有CP脉冲上升沿相配合，故称为同步置数。
（3）保持功能在CR=LD＝1的条件下，当T＝P＝0时，不管有无CP脉冲作用，计数器都将保持原有状态不变（停止计数）。
（4）同步二进制计数功能当CR＝LD＝P＝T＝1时，74LS161处于计数状态，电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，状态表见表2。
（5）进位输出C当计数控制端T＝1，且触发器全为1时，进位输出为1，否则为零。
若输入计数器的CP脉冲频率为f，则从Qo端输出脉冲频率为f/2，通常也称Qo端输出信号是输人计数脉冲 CP的2分频信号，Q1端输出信号是输人计数脉冲CP的4分频信号，Q4端输出信号是输人计数脉冲CP的16分频信号。
N进制计数器可实现n分频。
（6）74LS161应用集成四位二进制同步计数器74LS161是功能较完善的计数器，用它可组成任意进制的计数器，组成方法有两种，一种叫反馈归零法，也叫复位法，另一种叫置位发。
本设计中所用的是第一种方法：复位法。
74LS161的时序图表1 74LS161的功能表清零预置使能时钟预置数据输入输出工作模式R D L D EP ET CP D3D2D1D0Q3Q2Q1Q00 1 1 1 1 ×111××××0 ×× 01 1×↑××↑××××d3d2d1d0××××××××××××0 0 0 0d3d2d1d0保持保持计数异步清零同步置数数据保持数据保持加法计数表2 进制同步加法计数器的状态表数据选择器介绍1.74LS151集成电路数据选择器的功能74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0～D7８个数据源，具有两个互补输出端，同相输出端Ｙ和反相输出端Ｗ。
其逻辑图和引脚图分别如下所示：上面所讨论的是１位数据选择器，如需要选择多位数据时，可由几个１位数据选择器并联组成，即将它们的使能端连在一起，相应的选择输入端连在一起２位８选１数据选择器的连接方法如下图所示。
当需要进一步扩充位数时，只需相应地增加器件的数目。
可以把数据选择器的使能端作为地址选择输入，将两片74LS151连接成一个16选１的数据选择器，其连接方式如下图所示。
16选16选１的数据选择器的地址选择输入有４为４位，其最高位Ｄ与一个８选１数据选择器的使能端连接，经过一反相器反相后与零一另一个数据选择器的使能端连接。
低３位地址选择输入端CBA由两片74LS151的地址选择输入端相对应连接而成74LS151真值表输入ST A2 A1 A0输出Y2. 74LS151的应用（1）用作多路数字选择开关数据选择器本身的功能就是根据地址选择码从多路输入数据中选择一路输出。
因此，数据选择器的基本用途就是用作多路数字开关，实现多数通信和路由选择。
（2）数据选择器的通道扩展（3）实现组合逻辑函数它是关于地址选择码的全部最小项和对应各路输入数据的与或型表达式。