序列发生器设计.
序列发生器的功能仿真波形的建立
9
计数型序列信号发生器
• 以同步计数器为基础；
• 例：设计产生序列信号为1111000100的发生器； • 序列长度M=10，选用一个模10的同步计数器
10
计数型序列信号发生器
Q3 Q2 Q1 Q0 F
0
0 0 0
0
0 0 0
0
0 1 1
0
1 0 1
1
1 1 1
7
移存型序列信号发生器
entity shiftxuilie is port(clk:in bit; d: in bit; set: in bit; reset:in bit; q:out bit; nq:out bit ); end shiftxuilie;
architecture behavioral of shiftxuilie is component Dtrigger port(clk:in bit; d: in bit; set: in bit; reset: in bit; q: out bit; nq:out bit ); end component; signal t0,t00,t01,t1,t10,t11,t2,t20,t21,t3,t4,t5: bit:='0'; begin U1:Dtrigger port map(clk,t0,set,reset,t00,t01); U2:Dtrigger port map(clk,t00,set,reset,t10,t11); U3:Dtrigger port map(clk,t10,set,reset,t20,t21); t0<=t11 and t21; q<=t20; nq<=not t20; end behavioral;
12
计数型序列信号发生器
13
状态机实现序列信号发生器
试用状态机的设计方法 实现序列 0110101发 生器
S0
0 1 1 0 1 0 1
14
S1
S2
S3
S4
S5
S6ห้องสมุดไป่ตู้
状态机实现序列信号发生器
architecture Behavioral of exam_state is type state_type is (S0,s1,s2,s3,s4,s5,S6); signal state: state_type; begin SYNC_PROC: process (CLK) begin if (CLK'event and CLK= '1') then case (state) is when S0 => state <= S1 ; current_state<= '0' ; when S1 => state <= S2 ; current_state<= '1' ; when S2 => state <= S3; current_state<= '1'; when S3 => state <= S4; current_state<= '0'; when S4 => state <= S5; current_state<= '1'; when S5 => state <= S6; current_state<= '0'; when S6 => state <= S0; current_state<= '1'; when others => state <= S1; end case; END IF; end process; end Behavioral;
architecture behavioral of counterxuelie is signal q0:std_logic_vector(3 downto 0); signal temp1,temp2,temp3:std_logic; begin process(clk,clr) begin if(clr='0')then q0<="0000"; elsif(clk'event and clk='1')then if(q0="1001")then q0<="0000"; else q0<=q0+'1'; end if; end if; end process; q<=q0; temp1<=(not q0(3))and (not q0(2)); temp2<=q0(1) and q0(0); temp3<=(not temp1) and (not temp2); f<=not temp3; end behavioral;
序列发生器设计
1
序列发生器
• 数字系统中，常需要串行周期性信号； • 序列信号：按照特定顺序排列的串行数字信号； • 序列信号发生器：生成某个特定规则下的序列信号的电路。
2
序列发生器的应用
• 序列发生器的应用广泛：例—M序列加密系统
信元
X
+
E Y
发送
信道
接收
E
+
X Y
用户
M序列 产生器
M序列 产生器
5
移存型序列信号发生器
序号 0 1 2 3 4 Q3 1 1 0 0 0 Q2 1 0 0 0 1 Q1 0 0 0 1 1
110 111
011
100
010
001
000
101
状态转移表
6
移存型序列信号发生器
• • • • • • 第一步：根据要求列真值表和状态图 第二步：根据真值表画卡诺图，求次态方程； Q1n+1=not(Q3n.Q2n) 第三步：检查系统能否自启动； 第四步：确定触发器类型和数目； 第五步：确定逻辑电路图；
0
0 0
1
1 1
0
0 1
0
1 0
0
0 0
F=(not(Q3)and not(Q2)) or (Q1 and Q0)
0
1 1
1
0 0
1
0 0
1
0 1
1
0 0
11
计数型序列信号发生器
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity counterxuelie is port(clk:in std_logic; clr: in std_logic; f:out std_logic; q:out std_logic_vector(3 downto 0)); end counterxuelie;
3
序列发生器的设计
• 序列信号发生器的设计方法：
– 根据给定的序列信号设计序列信号生成电路； – 根据序列长度M，选择长度为M的序列信号；
• 序列信号发生器的结构：
– 移存型序列信号发生器； – 计数型信号发生器；
4
移存型序列信号发生器
• 以移位寄存器作为主要存储部件； • 将给定的长度为M的序列信号，按移存规律，组 成M个状态组合，完成状态转移； • 求出移位寄存器的串行输入激励函数，即可构成 该序列信号的产生电路。 • 例：设计产生序列信号为11000的发生器
EDA论文+序列信号发生器的设计
序列信号发生器的设计吴书娜 物理系 2005级 电子信息工程（1+3）班摘要：在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器[1]。
本设计中选用目前应用较广泛的VHDL 硬件电路描述语言，实现对序列信号发生器的硬件电路描述，在ALTERA 公司的EDA 软件平台MAX+PLUS Ⅱ环境下通过了编译、仿真，并下载到CPLD 器件上进行编程制作，实现了序列信号的发生过程。
关键字：序列信号 VHDL EDA 仿真 MAX+PLUS Ⅱ一、前言：电子设计技术的核心就是EDA 技术，EDA 是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD 通用软件包，主要能辅助进行三方面的设计工作，即IC 设计、电子电路设 和PCB 设计[2]。
EDA 技术已有30年的发展历程，大致可分为三个阶段。
70年代为计算机辅助设计（CAD ）阶段，人们开始用计算机辅助进行IC 版图编辑、PCB 布局布线，取代了手工操作。
80年代为计算机辅助工程（CAE ）阶段。
与CAD 相比，CAE 除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。
CAE 的主要功能是：原理图输人，逻辑仿真，电路分析，自动布局布线，PCB 后分析[3]。
90年代为ESDA 阶段。
尽管CAD/CAE 技术取得了巨大的成功，但并没有把人从繁重的设计工作中彻底解放出来。
在整个设计过程中，自动化和智能化程度还不高，各种EDA 软件界面千差万别，学习使用困难并且互不兼容，直接影响到设计环节间的衔接。
基于以上不足，人们开始追求贯彻整个设计过程的自动化，即电子系统设计自动化（ESDA ）。
EDA 技术是电子设计领域的一场革命，目前正处于高速发展阶段，每年都有新的EDA 工具问世，广大电子工程人员应该尽早掌握这一先进技术，这不仅是提高设计效率的需要，更是我国电子工业在世界市场上生存、竟争与发展的需要。
设计序列信号发生器
澳 門 科 技 大 學MACAU UNIVERSITY OF SCIENCE AND TECHNOLOGYAvenidaWai Long, Taipa, Macau Faculty of Information Technology数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D 触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。
二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。
三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。
图2为其逻辑符号。
D 为信号输入端。
G1 G2 G3图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。
在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。
如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。
表1：同步D 触发器特性表由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。
③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK 触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。
2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。
反馈移位型序列信号发生器的设计实验报告
反馈移位型序列信号发生器的设计实验报告一、实验目的本实验旨在通过搭建反馈移位型序列信号发生器的电路，实现对特定频率的信号进行发生和输出。
同时，借助实验过程中的观测和分析，深入研究反馈移位型序列信号发生器的工作原理和特性。
二、实验原理反馈移位型序列信号发生器的核心原理是利用反馈电路实现信号的周期性变化。
具体来说，电路中包括一定数量的延时器和异或门，每经过一个延时器，信号就会向后移动一个时刻。
同时，异或门则负责将当前信号和之前的信号进行异或运算，实现信号的周期性变化。
通过不断调整延时器的数量和时间，可以实现对特定频率的信号进行发生和输出。
三、实验步骤1.搭建反馈移位型序列信号发生器电路。
2.将正弦波信号输入到反馈移位型序列信号发生器电路中。
3.通过示波器观测反馈移位型序列信号发生器输出的信号，并记录其频率和幅度。
4.根据观测结果，调整延时器数量和时间，实现对特定频率的信号进行发生和输出。
5.重复步骤3和4，直至输出信号符合实验要求。
四、实验结果与分析通过反馈移位型序列信号发生器的电路搭建和实验操作，我们成功实现了对特定频率的信号进行发生和输出。
其中，延时器数量和时间的调整是关键步骤之一。
在实验过程中，我们发现增加延时器数量可以使输出信号的频率更低，而增加延时器时间则会让输出信号的频率更高。
我们还观测到了反馈移位型序列信号发生器的输出信号具有周期性，并且幅度随着时间的增加而逐渐降低。
这是由于信号在电路中传播时，经过多次异或运算后逐渐衰减所导致的。
五、实验总结通过本次实验，我们深入了解了反馈移位型序列信号发生器的工作原理和特性，并成功实现了对特定频率的信号进行发生和输出。
在实验过程中，我们需要注意调整延时器数量和时间，以实现对输出信号频率的控制。
此外，我们还应该注意观测输出信号的周期性和幅度变化，以深入了解电路的工作特性。
本次实验为我们深入了解反馈移位型序列信号发生器的原理和特性提供了重要的实践机会，也为我们今后的学习和研究奠定了基础。
实验7序列发生器和检测器的设计与实现
实验7序列发生器和检测器的设计与实现序列发生器和检测器是数字电路中非常重要的组成部分，用于生成和检测特定的序列模式。
本实验将设计和实现一个简单的序列发生器和检测器。
1.实验目的：-了解序列发生器和检测器的基本原理和实现方法；-掌握用基本门电路实现序列发生器和检测器的设计方法；-熟悉数字电路的设计流程和实验操作。
2.实验仪器和器件：-逻辑门IC（与、或、非门）；-数字电路实验箱；-电源。
3.实验原理：-序列发生器是一种能够按照预定规律生成特定序列的电路，通常由多个逻辑门组成。
常见的序列发生器包括计数器、移位寄存器等。
-序列检测器是一种能够检测给定输入序列是否符合预定规律的电路，通常也由多个逻辑门组成。
常见的序列检测器包括状态机、比较器等。
4.实验步骤：1.根据设计要求，确定需要生成和检测的序列类型和规律。
2.设计序列发生器的电路，选择适当的逻辑门进行组合，以实现所需的序列模式。
3.搭建序列发生器电路，将所选逻辑门按照设计连接方式进行布线。
4.进行测试和调试，检查序列发生器是否按照设计要求生成所需的序列。
5.设计序列检测器的电路，选择适当的逻辑门进行组合，以实现对所需的序列模式的检测。
6.搭建序列检测器电路，将所选逻辑门按照设计连接方式进行布线。
可使用开关或其它电源来模拟序列输入。
7.进行测试和调试，检查序列检测器是否能够准确检测给定的输入序列是否符合预期。
5.实验注意事项：-严格按照设计要求进行电路设计和布线，确保连接正确。
-进行测试和调试时，先验证序列发生器的输出是否符合预期，再测试序列检测器的正确性。
-如遇到问题，请仔细检查电路连接是否正确，或寻求助教或教师的帮助。
6.实验结果分析：-比较生成的序列和检测的结果，验证电路的正确性和稳定性。
-如有误差或异常情况，分析可能原因，进行修正和改进。
7.实验总结：-通过本实验，我们了解了序列发生器和检测器的基本原理和实现方法。
-掌握了用基本门电路实现序列发生器和检测器的设计方法。
设计序列信号发生器
数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。
二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。
三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。
图2为其逻辑符号。
D 为信号输入端。
图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。
在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。
如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。
表1：同步D 触发器特性表D Q n Q n+1 说明0 0 0 输出状态和D 相同 0 1 0 输出状态和D 相同 1 0 1 输出状态和D 相同 111输出状态和D 相同由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。
③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。
2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。
在本例中，要产生1101001这个序列，3=n 。
序列信号发生器的设计_计算机逻辑设计_[共4页]
![序列信号发生器的设计_计算机逻辑设计_[共4页]](https://360docs-1393072327.cos.ap-beijing.myqcloud.com/b5e43cc552d380eb63946d60.webp)
1946.3.5 序列信号发生器的设计序列信号是把一组0、1数码按一定规则顺序排列的串行信号。
对于给定的序列信号，设计其发生器一般有两种结构形式：计数型序列信号发生器和移存型序列信号发生器。
计数型序列信号发生器的特点是，所产生的序列信号的长度等于计数器的模值，并可根据需要产生一个或多个序列信号。
先用计数器构成一个模P的计数器，然后辅以多路选择器、译码器或其他门的组合逻辑可以方便地构成各种序列发生器。
（1）选用多路选择器：把要产生的序列按规定的顺序加在多路选择器的输入端，把地址端与计数器的输出端适当地连接在一起，多路选择器的输出能得到所需的序列信号。
（2）选用译码器：把计数器的输出端和译码器的输入相连，将序列信号中为1的信号对应最小项用组合逻辑组合输出。
（3）选用其他门的组合逻辑：直接采用组合逻辑连接计数器的输出。
获得所需要的序列。
【例6.17】采用计数器74163和各种组合逻辑设计产生序列00010111。
解：序列为8位二进制代码，因此，首先构建模8的计数器。
对于同步置数的74163而言，当计数由0000计到0111，即Q A=1,Q B=1,Q C=1时，使用与非门反馈到置数端，使计数器模8计数。
（1）使用多路选择器输出。
如选用8选1多路选择器74151，则将需要产生的序列信号00010111分别接到输入端，将地址端与计数器的输出端低三位适当地连接在一起，如图6.63所示，随着时钟脉冲，多路选择器的输出Z即是所需的序列。
图6.63 使用多路选择器设计计数型序列信号发生器（2）使用译码器输出。
如选用低电平输出有效的译码器74138，则将8位序列00010111中为1的第3、5、6、7位通过与非门连接输出。
如图6.64所示。
图6.62 计数型序列信号发生器。
序列信号发生器的设计方法及应用实例
序列信号发生器的设计方法及应用实例在现代通信系统中，序列信号发生器是一个非常重要的设备，它能够产生各种类型的信号序列，如随机序列、伪随机序列、码片序列等。
这些信号序列在数字通信系统、脉冲调制系统以及其他通信系统中起着至关重要的作用。
在本文中，我将深入探讨序列信号发生器的设计方法及其应用实例，并共享一些个人观点和理解。
1. 序列信号发生器的基本原理序列信号发生器是一种能够产生特定类型的信号序列的设备。
其基本原理是利用特定的算法和逻辑电路来产生所需的信号序列。
在设计序列信号发生器时，首先需要确定所需的信号类型，如随机序列、伪随机序列或者其他类型的序列。
然后根据所选的信号类型，选择合适的算法和电路来实现信号的生成。
最常见的序列信号发生器包括线性反馈移位寄存器（LFSR）、差分方程序列发生器等。
2. 序列信号发生器的设计方法在设计序列信号发生器时，需要考虑信号的周期、自相关性、互相关性等性能指标。
一般来说，设计序列信号发生器的方法可以分为以下几个步骤：（1）确定信号类型：首先需要确定所需的信号类型，如随机序列、伪随机序列或者其他类型的序列。
（2）选择算法和电路：根据所选的信号类型，选择合适的算法和电路来实现信号的生成。
常用的算法包括线性反馈移位寄存器、差分方程序列发生器等。
（3）优化性能指标：优化信号的周期、自相关性、互相关性等性能指标，以确保生成的序列满足系统的要求。
（4）验证和测试：设计完成后，需要对信号发生器进行验证和测试，确保其生成的信号符合设计要求。
3. 序列信号发生器的应用实例序列信号发生器在数字通信系统、脉冲调制系统以及其他通信系统中有着广泛的应用。
以下是一些典型的应用实例：（1）伪随机噪声序列发生器：在数字通信系统中，伪随机噪声序列被广泛用于信道编码、扩频通信以及通信安全等领域。
（2）码片序列发生器：在脉冲调制系统中，码片序列被用于直序扩频通信系统中的扩频码生成。
（3）随机序列发生器：在通信加密领域，随机序列被用于数据加密和解密。
基于FPGA的伪随机序列发生器设计方案
基于FPGA的伪随机序列发生器设计方案1基本概念与应用1)1FSR：线性反馈移位寄存器(1inear feedbackshiftregister,1FSR)是指给定前一状态的输出，将该输出的线性的薮再用作输入的移位寄存器。
异或运算是最常见的单比特线性函数：对寄存器的某些位进行异或操作后作为输入，再对寄存器中的各比特进行整体移位。
1FSR产生的两种形式为伽罗瓦(Ga1ois)和斐波那契(FibonaCCi)两种形式。
也有成为外部(Ex隹rna1)执行方式和内部(Interna1)执行方式。
(1)伽罗瓦方式(Interna1)X0X4X17! ! TepCount ,-Θ□□EF-Γ>4300000000Θ{3B0-*~*DaiaFtowW>)∙ι.x4.χ“(Ga1oisImp1ementation)Ga1ois方式特征数据的方向从左至右，反馈线路是从右至左。
其中XCo项(本原多项式里面的T'这一项)作为起始项。
按照本原多项式的指示确定异或门(XOR)在移位寄存器电路上的位置。
如上图所示XM。
因此Ga1ois方式也有人称作线内或模类型(M-型)1FSRo(2)斐波那契方式(Externa1)TapCountB*0;E3t3-⅛QEHIH30GHZHHDGIFSHpcivncrTMrig(M)-X14.X,>♦X n»1(Fibonacciimp1ementation)从图中我们可以看到Fibonacci方式的数学流向和反馈形式是恰好跟Ga1ois方式相反的，按照本原多项式，其中XCO这一项作为最后一项，这里需要一个XOR∏,将本原多项式中所给的taps来设定它的异或方式。
因此Fibonacci方式也被叫做线外或者简型(S-型)1FSR。
2)本原多项式本原多项式是近世代数中的一个概念，是唯一分解整环上满足所有系数的最大公因数为1的多项式。
本原多项式不等于零，与本原多项式相伴的多项式仍为本原多项式。
顺序脉冲发生器的常用设计方法
顺序脉冲发生器的常用设计方法
顺序脉冲发生器是一种常用的电子电路，它可以按照预设的顺序输出一系列脉冲信号。
顺序脉冲发生器的设计方法有很多种，下面我将介绍其中几种常用的设计方法。
一、基于计数器的顺序脉冲发生器
基于计数器的顺序脉冲发生器是一种简单常用的设计方法。
它的原理是利用计数器的计数功能，按照预设的计数顺序输出脉冲信号。
具体实现时，可以使用可编程逻辑器件（如FPGA、CPLD）或者集成电路（如74LS90）来实现计数器功能。
通过设置计数器的初始值、计数方向、计数模式等参数，可以实现不同的顺序脉冲输出。
二、基于时序控制的顺序脉冲发生器
基于时序控制的顺序脉冲发生器是一种更加灵活的设计方法。
它的原理是利用时序控制电路，按照预设的时序输出脉冲信号。
具体实现时，可以使用时序控制器（如555定时器、可编程时钟芯片）或者微控制器来实现时序控制功能。
通过设置时序控制器的参数，可以实现不同的顺序脉冲输出。
三、基于状态机的顺序脉冲发生器
基于状态机的顺序脉冲发生器是一种更加高级的设计方法。
它的原理是利用状态机的状态转移功能，按照预设的状态转移顺序输出脉冲信号。
具体实现时，可以使用可编程逻辑器件（如FPGA、CPLD）或者微控制器来实现状态机功能。
通过设置状态机的状态转移表、状态转移条件等参数，可以实现不同的顺序脉冲输出。
以上是三种常用的顺序脉冲发生器的设计方法。
不同的设计方法各有优缺点，具体应用时需要根据实际情况选择合适的设计方法。
M序列发生器设计实验指导书
M序列发生器设计实验一、实验原理：M序列码也称伪随机序列码，其主要特点是：（1）每个周期中，“1”码出现2n-1次，“0”码出现2n-1次，即0、1出现概率几乎相等。
（2）序列中连1的数目是n，连0的数目是n-1。
（3）分布无规律，具有与白噪声相似的伪随机特性。
由于具有这些特点，m序列码在通信、雷达、系统可靠性测试等方面获得了广泛地应用。
m序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M＝2n-1，只有一个多余状态即全0状态，所以称为最大线性序列码发生器。
由于其结构已定型，且反馈函数和连接形式都有一定的规律，因此利用查表的方式就设计出m 序列码。
列出部分m序列码的反馈函数F和移存器位数n的对应关系。
如果给定一个序列信号长度M，则根据M＝2n-1求出n，由n查表便可以得到相应的反馈函数F。
二、基于DSP Builder 的设计M 序列发生器可由线性反馈寄存器（Linear Feedback Shift Registers,LFSR ）来产生，如图1所示。
图1 线性反馈移位寄存器的构成其特征多项式可表示为:∑==ni i i x C x F 1)(在图1中涉及的乘法和加法都是指模二运算的乘法和加法，即逻辑与和逻辑或。
要产生最长的线性反馈移位寄存器序列的n 级移位寄存器，其特征多项式必须是n 次本原多项式。
例如n=5，可以生成M 序列的5级LFSR 的特征多项式，即：125++x x ，此式可生成的M 序列的周期为：125-。
下面以M 序列发生器模型125++x x 为例，利用DSP Builder 构建一个伪随机序列发生器。
图2显示了上式的DSP Builder 模型表述，这里采用相连的延时单元级作为移位寄存器，用异或（XOR ）完成模二加运算，输出为Output 。
图2 M 序列发生器模型但应注意，图2所示的电路一般无法正常工作。
这是由于在DSP Builder 默认的延时单元在开始工作时，存储内容为0，而对于M 序列来说，起始序列为全0，那么根据多项式，输出序列也将为0.全0序列不是正常的M 序列。