ORCAD原理图规范

原理图设计规范：

1、原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。

原理图上的各种标注应清晰，不允许文字重叠。

2、仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近

3、差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或末尾。

4、芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，

保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。

5、所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁

止以CLK等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。

6、采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间

不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。

7、所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。经

过滤波的电源必须命名，命名也必须以“VCC”开头。

8、使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接。

9、所有出页网络应放置出页符offpage/offpg，出页符的方向应和信号流向一致。原理图必须进行交叉标注。

除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。offpage/offpg符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。

10、CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。要考虑器件输出或驱动器输出的驱动能

力，等效负载不能超过器件的驱动能力的80%。

11、不带内部上下拉和总线保持功能的CMOS/BiCMOS器件，未用输入端严禁悬空，必须通过电阻进行上

拉或下拉处理。

12、信号线上的上拉或下拉电阻能够满足可靠预置电平要求。

13、对于CMOS器件，如无特殊要求单个管脚的上拉或下拉可以取10k，多个管脚或其他具体情况可以参

见下面的条目和以及进行计算确定。

14、对使能内部上拉的ISP MACH 4000型EPLD，以及和Cyclone型FPGA通用IO管脚连接的网络，下拉

电阻采用1K，上拉电阻可选择10K。

15、数据总线的下拉不宜使用太大的电阻，推荐使用1K。

16、如果总线可能处于浮空状态，那么总线需要有上拉电阻或下拉电阻，保证在没有器件占用总线时，总

线能处于一个有效电平，以降低器件功耗和干扰。

上下拉电阻的选择

上拉或下拉电阻的选择必须具备以下条件：

z可靠的为信号确定电平

z不会显著的为系统增加过多额外的功耗

z能够提供器件所需要的上升下降时间要求

z阻值常用，价格便宜，供货充足

要可靠的为器件设置电平，要求网络上的漏电流流过电阻时，电阻上产生的压降不会太大。对于LVTTL 信号，应保证器件输入高电平不低于2.4V，低电平不高于0.4V。也就是说，当选择上拉电阻时，电阻上的压降不能多于3.3V-2.4V=0.9V，选择下拉电阻时，电阻上的压降不能多于0.4V。

对于早先的TTL器件，其输入端的结构决定其IIH较小，而IIL较大，加之输入低电平时电阻上允许的压降也较小，决定了TTL器件下拉电阻选择小于上拉电阻的经验。对于现在我们常用的CMOS和BiCMOS 器件，IIH和IIL的区别一般不大，而且电流往往都处于uA级，对于我们一般选择的1K到10K的电阻，压降不大，所以不需要过多考虑。