数字集成电路设计实验报告
数字集成电路实验-反相器实验报告
第三次实验课 反相器（下）实验日期：20142.3 分析如下电路，解答下列问题上面的电路用两种方式实现了反相器，左图只使用了NMOS ，右图则使用了CMOS(NMOS 和PMOS)。
试完成：V F 3.0-=φ1.仿真得到两个电路的VTC 图形答：红色的为仅用NMOS 实现的反相器的VTC 图形；蓝色的为使用CMOS 的反相器的VTC 图形,如图：2.计算两种电路的V OH ，V OL 及V M 。
可参考波形确定管子的工作状态。
答：①当Vin=2.5V 时，N 管导通有在体偏置条件下阀值电压公式：)22(0F SB F T T V V V φφγ-+-+=()()()⎥⎦⎤⎢⎣⎡--=⎥⎦⎤⎢⎣⎡--=⎥⎦⎤⎢⎣⎡--=22220'2011'222'OL OL T in n DS DS T GS M M n d DSAT DSAT T DD M M n DSAT V V V V L W k V V V V L W k I V V V V L W k I （M2速度饱和）将下列数据代人VV V A k V V V D SAT n F T 63.0,/10115,3.0,43.026'0=⨯=-==-φ25.075.0,25.0375.01122==M M M M L W L W解得： V V OL 2875.0=当Vin=0V 时，N 管截止，Vout=OH V =2.5V求解M V :当out in V V =时，由于GS DS V V =，M1工作在饱和区此时流过M1（速度饱和）的电流为：()⎥⎥⎦⎤⎢⎢⎣⎡--=22011'1DSAT DSAT T in M M n DSAT V V V V L W k I （1） 流过M2的电流为（速度饱和）()⎥⎥⎦⎤⎢⎢⎣⎡---=2222'2DSAT DSAT T out DD M M n DSAT V V V V V L W k I (2) )22(0F SB F T T V V V φφγ-+-+=（3）M out in SB V V V V ===联立方程解得M V =1.017V②对于CMOS 器件当Vin=0时，V V V out O H 5.2==当Vin=2.5时，V V V out O L 0==求解M V :当out in V V =时，由于GS DS V V =，NMOS 与PMOS 工作在饱和区由于T M D SAT V V V -<，此时已经发生了速度饱和（参考波形）代入，联立解得：将下列数据V V V V V V V V V A k V A k L W k k L W k k V k V k r r V V V r V V V V V V V V k V V V V k DSATp DSATn Tp Tn p n pp p p nn n n DSATnn DSATpp DSAT TP DD DSAT Tn M DSATp Tp DD M DSATp p DSATn Tn M DSATn n 1,63.04.0,43.0,/1030,/101151)2/()2/(0)2/()2/(26'26'''-==-==⨯-=⨯====+++++==---+----M V =1.132315968V3.哪一种结构的反相器的功能性更好，为什么？(噪声容限，再生性，过渡区增益)答：CMOS 反相器更好。
数字电路实验报告
数字电路实验报告姓名：张珂班级：10级8班学号：2010302540224实验一：组合逻辑电路分析一．实验用集成电路引脚图1．74LS00集成电路2．74LS20集成电路二、实验内容1、组合逻辑电路分析逻辑原理图如下：U1A 74LS00NU2B74LS00NU3C74LS00N X12.5 VJ1Key = Space J2Key = Space J3Key = Space J4Key = SpaceVCC5VGND图1.1组合逻辑电路分析电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。
真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1表1.1 组合逻辑电路分析真值表实验分析：由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。
2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下：U1A74LS00NU2B74LS00NU3C 74LS00NU4D 74LS00NU5D 74LS00NU6A74LS00N U7A74LS00NU8A74LS20D GNDVCC5VJ1Key = SpaceJ2Key = SpaceJ3Key = SpaceJ4Key = SpaceVCC5VX12.5 VX22.5 V图 2 密码锁电路分析实验真值表记录如下：实验真值表 A B CD X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 11 10 1表1.2 密码锁电路分析真值表实验分析：由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。
南邮集成电路与CAD实验报告4_张长春
《集成电路与CAD》课程实验第 4 次实验报告实验名称：数字集成电路设计实验目的：1，掌握模拟集成电路的基本设计流程2，掌握CADEDNCE基本使用3，学习物理层版图的设计基础实验原理：1，布图规划：在物理实施过程中，从数据输入到时钟树综合之前，大体可以分为：布图规划、电源规划和布局。
布局又称为标准单元放置，包括对I/O单元的排序放置、模块（block）放置和标准单元的规划。
标准单元通常占50%以上芯片面积。
布图规划开始时，要准备好各种基本设计数据和相应的物理库、时序库文件，并输入到布图规划的工具环境中来，为其后的布局和布线做好准备。
2，电源规划电源规划是给整个芯片的供电设计出一个均匀的网络。
电源网络设置、数字与模拟混合供电、单电源与多电源供电电源网络设置。
其中电源环线（power ring）和电源条线（power stripe）的设置为主要工作。
3，布局I/O单元和模块的布放都属于布局的范畴，由于它们已经在布图规划时完成，因此布局的剩余任务主要是对标准单元的布局。
实验内容与结果分析：1，前端设计16位计数器module count(out,clk,rst); //源程序input clk,rst; //指定输入output[3:0] out; //指定输出reg[3:0] out; //out为4位reg型initial out=4'd0; //初始，输出为0always @(posedge clk or negedge rst) //always块beginif(!rst) out=4'd0; //如果rst信号为0输出为0 else //否则开始下面beginout=out+4'd1; //out=out+1if(out==4'd16) out=4'd0; 如果输出为16，归0endendendmodule2，后端设计（1）设计输入：导入前端设计文件（2）布线窗口设定：整体规划版图，如IO口位置，关键路径（3）电源环设定，如下图，设定电源环位置，宽度，长度（3）放置标准单元：将器件放置在版图上（4）多次布线优化（5）时钟树综合，上色最后结果如下：三，实验分析。
pld在数字电路实验报告总结
pld在数字电路实验报告总结一、实验目的本实验旨在探究可编程逻辑器件（PLD）在数字电路设计中的应用，通过实际操作了解PLD的工作原理、编程方法以及其在电路设计中的作用。
二、实验原理可编程逻辑器件（PLD）是一种可以通过编程来实现特定逻辑功能的集成电路。
常见的PLD包括CPLD（复杂可编程逻辑器件）和FPGA（现场可编程门阵列）。
PLD具有灵活性强、集成度高、可靠性高等优点，广泛应用于数字电路设计中。
三、实验步骤1. 准备PLD开发板和相关软件，如Xilinx ISE、Vivado等。
2. 设计数字电路，使用硬件描述语言（HDL）如VHDL或Verilog编写程序，实现所需的功能。
3. 使用PLD开发板的编程软件将程序烧录到PLD中。
4. 连接PLD开发板与测试仪器，如逻辑分析仪、示波器等，进行功能验证和性能测试。
5. 根据测试结果对电路设计进行优化，提高性能并确保功能的正确性。
四、实验结果与分析通过本次实验，我们成功地使用PLD实现了一个简单的数字电路设计。
以下是实验结果的分析：1. PLD的编程语言包括VHDL和Verilog，本实验使用了Verilog语言进行编程。
Verilog语言具有简洁、易读、易写等特点，使得数字电路设计更加方便快捷。
2. PLD具有高度的可重配置性，使得数字电路的设计具有很高的灵活性。
通过修改程序，我们可以方便地对电路的功能进行修改或扩展。
3. 通过与传统的数字电路设计方法相比，使用PLD可以将设计周期缩短，提高了设计的可靠性和性能，同时降低了设计的成本。
4. PLD在实现复杂数字电路方面具有很大的优势。
由于其高度的可重配置性，我们可以将一个复杂的数字系统划分为多个独立的模块，每个模块都可以单独进行设计和优化。
这种方法大大提高了设计的效率和可靠性。
5. 在本次实验中，我们使用了Xilinx ISE和Vivado软件进行程序的编写和烧录。
这些软件具有友好的用户界面和强大的功能，使得编程和调试过程变得更加简单和方便。
数字集成电路设计实验报告
数字集成电路设计实验报告
摘要：
本实验旨在设计一个数字集成电路，实现特定功能。
本报告将介绍实验目的、背景和理论知识、设计方法、实验步骤、结果分析和讨论以及实验总结。
1.实验目的：
设计一个数字集成电路，实现特定功能，并通过实验验证设计的正确性和可行性。
2.背景和理论知识：
简要介绍数字集成电路的基本概念和原理，并介绍与本实验相关的理论知识，包括逻辑门、布尔代数、时序电路等。
3.设计方法：
本部分将详细介绍实验中采用的设计方法，包括采用的逻辑门类型、布尔代数的转换方法、时序电路的设计方法等。
4.实验步骤：
本部分将详细描述实验的具体步骤，包括电路图的绘制、器件的选择和布局、逻辑设计的步骤、时序电路的设计方法、电路的仿真等。
5.结果分析和讨论：
本部分将对实验结果进行分析和讨论，比较设计与实际结果的差异，分析可能的原因，并讨论实验的局限性和改进方向。
6.实验总结：
总结实验过程中的收获和经验，评估实验的结果和设计的可行性，并提出对未来工作的展望和建议。
通过对数字集成电路设计实验的详细介绍和分析，本报告旨在提供一份完整的实验报告，帮助读者理解实验过程和结果，并为今后的设计工作提供参考。
数字电路实训报告
一、设计目的及要求：（一）实验目的：1. 通过实验培养学生的市场素质，工艺素质，自主学习的能力，分析问题解决问题的能力以及团队精神。
2. 通过本实验要求学生熟悉各种常用中规模集成电路组合逻辑电路的功能与使用方法，学会组装和调试各种中规模集成电路组合逻辑电路，掌握多片中小规模集成电路组合逻辑电路的级联、功能扩展及综合设计技术，使学生具有数字系统外围电路、接口电路方面的综合设计能力。
（二）实验要求1. 数字显示电路操作面板：左侧有16个按键，编号为0到15数字，面板右侧有2个共阳7段显示器。
2. 设计要求：当按下小于10的按键后，右侧低位7段显示器显示数字，左侧7段显示器显示0；当按下大于9的按键后，右侧低位7段显示器显示个位数字，左侧7段显示器显示1。
若同时按下几个按键，优先级别的顺序是15到0。
二、电路框图及原理图原理图概要:数字显示电路由键盘、编码、码制转换、译码显示组成。
各部分作用：1. 键盘：用于0~15数字的输入。
可以由16个自锁定式的按键来排列成4×4键盘。
2.编码：采用两片74ls148级联来完成对0~15的编码，并且是具有优先级的编码。
3.码制转换：本电路采用了2个74ls00、1个74ls04、1个74ls283来完成对0~15出事编码的码制转换，转换成个位与十位的8421bcd码，为下一步的解码做准备。
4.译码显示：本电路采用了两个74ls47分别对码制转换后的bcd码进行译码，并且由这两个芯片分别驱动两片七段共阳极数码管。
原理图：三、设计思想及基本原理分析：篇二：数电实验实验报告数字电路实验报告院系：电气工程学院专业：电气工程极其自动化班级：09级7班姓名：王哲伟学号：2009302540221 实验一组合逻辑电路分析一．试验用集成电路引脚图74ls00集成电路 74ls20集成电路四2输入与非门双4输入与非门二．实验内容 1.实验一x1abdabcd按逻辑开关，“1”表示高电平，“0”表示低电平2.5 vc示灯：灯亮表示“1”，灯灭表示“0”自拟表格并记录: 2.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。
《数字电路》实验报告
《数字电路》实验报告项目一逻辑状态测试笔的制作一、项目描述本项目制作的逻辑状态测试笔，由集成门电路芯片74HC00、发光二极管、电阻等元器件组成，项目相关知识点有：基本逻辑运算、基本门电路、集成逻辑门电路等；技能训练有：集成逻辑二、项目要求用集成门电路74HC00制作简易逻辑状态测试笔。
要求测试逻辑高电平时，红色发光二极管亮，测试逻辑低电平时绿色发光二极管亮。
三、原理框图四、主要部分的实现方案当测试探针A测得高电平时，VD1导通，三级管V发射级输出高电平，经G1反相后，输出低电平，发光二级管LED1导通发红光。
又因VD2截止，相当于G1输入端开路，呈高电平，输出低电平，G3输出高电平，绿色发光二级管LED2截止而不发光。
五、实验过程中遇到的问题及解决方法（1）LED灯不能亮：检查硬件电路有无接错；LED有无接反；LED有无烧坏。
（2）不能产生中断或中断效果：检查硬件电路有无接错；程序中有无中断入口或中断子程序。
（3）输入电压没有反应：数据原理图有没有连接正确，检查显示部分电路有无接错；4011逻辑门的输入端有无浮空。
六、心得体会第一次做的数字逻辑试验是逻辑状态测试笔，那时什么都还不太了解，听老师讲解完了之后也还不知道从何下手，看到前面的人都起先着手做了，心里很焦急可就是毫无头绪。
老师说要复制一些文件协助我们做试验（例如：试验报告模板、试验操作步骤、引脚等与试验有关的文件），还让我们先画原理图。
这时，关于试验要做什么心里才有了一个模糊的框架。
看到别人在拷贝文件自己又没有U盘只好等着借别人的用，当然在等的时候我也画完了逻辑测试笔的实操图。
后面几次都没有过，但最后真的发觉试验的次数多了，娴熟了，知道自己要做的是什么，明确了目标，了解了方向，其实也没有想象中那么困难。
七、元器件一逻辑状态测试笔电路八、附实物图项目二多数表决器电路设计与制作一、项目描述本项目是以组合逻辑电路的设计方法，用基本门电路的组合来完成具有多数表决功能的电路。
数字集成电路课程实验报告
数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。
二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。
1、在cadence 环境中绘制的反相器原理图如图一所示。
值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。
2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。
其输入输出波形如图二所示。
三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。
所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。
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数字集成电路设计实验报告Prepared on 24 November 2020哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号： 32姓名：周龙指导教师：刘倩2015年5月20日实验一、反相器版图设计1.实验目的1）、熟悉mos晶体管版图结构及绘制步骤；2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察；2、绘制NMOS布局图：(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；4. 实验结果nmos版图pmos版图反相器的版图反相器的spice文件反相器的仿真曲线5.实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
所以通过版图仿真曲线的分析，我们所绘制的版图具有反相器的功能。
实验二、反相器的电路设计1. 实验目的：1、熟悉静态互补反相器电路；2、掌握反相器静态及瞬态测试方法；3、了解晶体管尺寸大小对反相器性能的影响。
2. 实验内容：1、绘制反相器电路图；2、反相器瞬时分析；3、反相器直流分析；4、观察晶体管宽长比对VTC曲线的影响；5、观察电源电压比对VTC曲线的影响。
3. 实验步骤：1、绘制反相器电路图：(1) 编辑模块；(2) 从组件库引用模块；(3) 编辑反相器；(4) 加入联机；(5) 加入输入端口与输出端口；(6) 建立反相器符号；(7)加入输入端口与输出端口；(8) 更改模块名称；(9) 输出成SPICE文件；2、反相器瞬时分析：(l) 复制inv模块；（2）打开inv模块；(3) 加入工作电源； (4) 加入输入信号；(5) 更改模块名称；（6）输出成SPICE文件（7）加载包含文件； (8)分析设定（9）输出设定；(10)进行模拟；(11)观看结果；(12)分析结果；(13)时间分析；(14) 进行模拟；(15) 观看时间分析结果；（16）测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算反相器的门延迟tp。
（17）选中反相器当中的nmos或者pmos晶体管，选择Edit---EditObject命令，按（18）中的要求修改Properties中晶体管的宽度W，保存后重新进行反相器的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算反相器的门延迟tp。
观察晶体管大小改变后对延迟的影响。
另：晶体管的宽度W也可以在文件中直接改变M1或者M2描述语句中W后的数值。
（18）晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。
修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1<M2；（II）修改nmos晶体管M1的宽度，pmos晶体管M2大小保持不变，使得M1> M2。
3、反相器直流分析：(1) 复制inv模块；(2) 打开inv模块；(3)加入工作电源； (4)加入输入信号（5）更改模块名称；（6）编辑Source v dc对象；(7) 输出成SPICE文件；(8) 加载包含文件；(9)分析设定；(10)输出设定；(11)进行模拟；（12）观看结果；4、观察晶体管宽长比对VTC曲线的影响：选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object命令，按要求修改Properties中晶体管的宽度W，保存后重新进行反相器的扫描分析，观察晶体管大小改变后对VTC曲线的影响。
另：晶体管的宽度W也可以在文件中直接改变M1或者M2描述语句中W后的数值。
晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。
修改时要求（I）修改pmos晶体管M2的宽度，nmos 晶体管M1大小保持不变，使得M1<M2；（II）修改nmos晶体管M1的宽度，pmos晶体管M2大小保持不变，使得M1> M2。
5、观察电源电压比对VTC曲线的影响：修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。
4. 实验结果反相器的电路图加入输入电压信号及反相器的spicce文件反相器的仿真曲线分析：通过上图的仿真曲线，我们可以看到，当输入为高电平时，其输出为低电平，当输入为低电平的时候，其输出为高电平，显然满足我们所要求的反相器功能。
反相器的瞬时分析spice文件中加入时间分析语句以及其仿真曲线out文件分析分析：下降时间fall time为; 上升时间rise time 为;TPHL= ; TPLH=;TP =(TPHL+TPLH)=1)spice文件和out文件分析分析：下降时间fall time为; 上升时间rise time 为;TPHL=; TPLH=;TP =(TPHL+TPLH)=1）pice文件和out 文件分析分析：下降时间fall time为; 上升时间rise time 为;TPHL=; TPLH=;TP =(TPHL+TPLH)=总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。
反相器的直流分析反相器的电路图和spice文件仿真曲线：修改nmos晶体管M1（W=100u），pmos晶体管M2大小保持不变，使得M1> M2分析：通过对比上面三个VTC曲线，我们发现通过改变mos晶体管的宽度，可以改变VTC曲线的形状，我们发现增大Nmos的宽度，VTC曲线的线性区域左移，增大pmos的宽度，VTC曲线的线性区域右移。
所以可以通过设计mos晶体管的尺寸可以得到我们所要的VTC曲线，进而设计我们的电路。
1）修改电源电压vvdd=1v时：2）修改电源电压vvdd=10v分析：通过对比电源电压的改变对VTC曲线的影响，我们发现，当电源电压vvdd较小时，其线性区域左移，相反，当电源电压vvdd较大时，其线性区域右移。
所以，我们可以通过改变和设计电源电压同样可以得到我们所需要的VTC曲线，进而设计我们所需要的电路。
5. 实验结论通过本次实验，我们可以分别对反相器做瞬时分析和直流分析，并绘制电路的VTC曲线，通过改变某一mos 晶体管的宽度，我们发现其线性区域会发生变化，而且改变电源电压的大小，同样可以影响VTC曲线的形状。
实验三、静态组合电路设计1. 实验目的：1、熟悉静态互补组合电路设计方法；2、掌握静态组合电路测试方法；3、了解不同实现方式对静态组合电路性能的影响。
2. 实验内容：F ；1、自行选择一个静态逻辑表达式，例如AB2、绘制静态互补方式逻辑电路图；3、采用有比逻辑实现逻辑电路；4、对静态逻辑电路分别进行瞬时分析；5、观察不同实现方式对电路性能的影响；6、观察电源电压对电路性能的影响。
3. 实验步骤1、绘制与非门电路图2、与非门瞬时分析（1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算与非门的门延迟tp。
（2）在文件中直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算与非门的门延迟tp。
观察晶体管大小改变后对延迟的影响。
3、采用有比逻辑实现相同功能电路，并对其进行瞬态分析。
4、分析不同实现方式对电路性能的影响。
5、修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。
4.实验结果与非门电路图Spice文件：与非门的仿真曲线：功能分析：通过仿真曲线的分析，当输入A、B同时为高电平时，输出F为低电平；当输入A为低电平时，B为高电平时，输出F为高电平；当输入A为高电平时，输入B为低电平时，其输出F为高电平。
所以通过上面的功能分析，我们可以发现我们所设计的电路实现了与非门的功能。
与非门的瞬时分析1）在spice 文件中加入时间分析语句及out文件的分析分析：下降时间fall time为; 上升时间rise time 为;TPHL=; TPLH=;TP =(TPHL+TPLH)=修改nmos的宽度W=45u的out结果文件分析分析：下降时间fall time为; 上升时间rise time 为;TPHL=; TPLH=;TP =(TPHL+TPLH)=分析：下降时间fall time为; 上升时间rise time 为;TPHL=; TPLH=;TP =(TPHL+TPLH)=总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。
有比逻辑功能电路的实现及瞬时分析Out结果文件分析：下降时间fall time为; 上升时间rise time 为;TPHL=; TPLH=;TP =(TPHL+TPLH)=采用不同实现方式对电路性能的影响：采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1）电压摆幅等于电源电压；2）逻辑电平与器件的相对尺寸无关；3）输入阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生电阻的函数。
采用有比逻辑实现方式，它是以功耗为代价，提高了速度，相比静态互补实现方式，其具有不对称响应和静态功耗。
修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响修改电源电压vvdd =10分析：通过对比上图，我们发现，虽然改变了电源电压的vvdd的电压，但是仍具有与非门的逻辑功能，但是我们发现曲线的顶端会失真。