路径的创建与编辑共45页文档
第1章UGNX有限元分析入门–基础实例
选择材料
单击【创建】
第44页，共64页。
单击【确定】
4)定义网格属性
单击工具栏中的【网格收集器（俗称为：网格属性定义）】图标，弹出【网格捕集器】对话框
选择物理属性
单击【确定】
第45页，共64页。
5)划分网格
单击工具栏中的【3D四面体网格】图标，弹出【3D四面体网格】对话框
设置相关参数
网格划分后示意图
o 双击【后处理导航器】下【应力-单元节点的】的【最大主应力】子节点：
【最大主应力】位移 云图；【Minimum】 及【Maximum】值
第23页，共64页。
3）新建注释
o 在工具栏上单击【新建注释】图标，弹出【注释】对话框：
显示任意一个单元上节 点的应力值大小
第24页，共64页。
4）后处理视图
输入名称及 参数
单击【新建材料】
第10页，共64页。
单击【确定】
2)创建物理属性
单击工具栏中的【物理属性】图标，弹出【物理属性表管理器】对话框
选择材料
单击【创建】
第11页，共64页。
单击【确定】
3)网格属性定义
单击工具栏中的【网格收集器（俗称为：网格属性定义）】图标，弹出【网格捕集器】对话框
第49页，共64页。
Flexsim中文教程PPT课件
步骤2. 定义物流流程 （续3）
• 察看对象的端口连接
• 对象属性窗口 General选项卡
• 可调整端口的编号顺 序
32
第32页/共116页
步骤3. 编辑对象参数
• 双击对象可以打开对象的参数对话框
33
第33页/共116页
步骤3. 编辑对象参数 （续）
• 点击对象窗口左下角 “Properties”按钮 可调出对象属性对话框
• 实例1：简单仿真模型的建立 • 实例2：统计信息的查看与显示 • 实例3：TaskExecuter的应用 • 实例4：NetworkNode的应用 • 实例5：美化与演示
• Flexsim软件的高级开发
37
第37页/共116页
实例1：简单仿真模型的建立 • 生产线同时生产三种产品，然后被送到监测车间的 缓存区。检测车间有三台监测系统分别对这三种产 品进行检测后，通过各自的传送带将产品运输出去
2
第2页/共116页
Flexsim软件的安装步骤（网络版）
• 网络版
• 服务器上安装：
• 加密狗 • hdd32.exe（加密狗驱动）(HASP device driver) • aksmon32.exe （服务器监控程序） • lmsetup.exe （服务器序列号管理器） ***上面三个文件在网络版安装光盘的目录下可以找到
• 客户机上安装：
• Visual C++ .net • Flexsim软件 • hdd32.exe （加密狗驱动） • 在Flexsim安装目录生成一个network.txt文件
3
第3页/共116页
培训内容
• Flexsim软件的安装步骤 • Flexsim建模的基本概念
CATIA钣金教程学习
• 示例 最终作成
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第2页/共46页
JNHC 2007-8-28
第二页，编辑于星期五：十三点 三十二分。
步骤1、2
1-设置钣金参数（如图）
2-创建基体壁（如图）
2
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JNHC 2007-8-28
第三页，编辑于星期五：十三点 三十二分。
步骤3、4
3-生成边缘壁
4-生成剪口
边1 边2
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JNHC 2007-8-28
第十九页，编辑于星期五：十三点 三十二分。
创建扫掠壁 Create Sweep Walls
扫掠壁做成有以下4种方式： • 1、创建凸缘（边沿） • 2、创建褶边 • 3、创建内扣凸缘 • 4、创建自定义凸缘 • 共同操作：
• 选取一条或多条连续的边作为扫掠线（路径）。 • 使用“Propagate”按钮可以自动选择相连续的
对称厚度
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第16页/共46页
拉伸操作实际做成是壁折 弯等的组合
JNHC 2007-8-28
第十六页，编辑于星期五：十三点
三十二分。
Create Rolled Walls 管形壁
• 用于生产管形，或带有凸缘或边沿的开放管形钣金件。使用圆弧或圆拉伸操作形 成，是一类特殊的拉伸钣金件。五页，编辑于星期五：十三点 三十二分 。
冲压开口凸圆Create a flanged hole
• 选取参数定义类型，参照示意图设置各参数值。
非锥形，Height H参数不可用
锥形
较大端圆口直径 较大端圆口直径 两端圆口直径
25
第26页/共46页带冲头的压模
JNHC 2007-8-28
word讲解
第一讲 WORD2003概述 (2)简介（约20分钟） (2)第二讲文字的编辑 (7)第三讲文字排版 (11)第四讲段落排版 (13)第五讲页面排版（一） (16)第六讲页面排版(二) (22)第七讲图文混排 (25)第八讲表格制作 (28)第九讲表中计算 (34)第十讲长文档编辑及其它 (39)第一讲WORD2003概述简介（约20分钟）1.产生：美国微软公司推出的字表处理办公软件Microsoft Word是微软公司的一个文字处理器应用程序。
它最初是为了运行DOS的IBM计算机而在1983年编写的。
随后的版本可运行于Apple Macintosh (1984年), SCO UNIX，和Microsoft Windows (1989年)，并成为了Microsoft Office的一部分。
2.发展：WORD97、WORD2000、WORD2002、WORD2003、WORD20073.功能WORD2003是一个功能强大的文字处理软件，用来处理文字的录入、修改、排版和输出等一整套文字处理工作，将文字组合后变成信件、单位公函、学术论文、书籍、报刊等。
具体可实现以下功能：(1).排版打印(2).图文混排(3).制作表格(文字为主，相对复杂的表格)(4).特殊文档处理(公文、长文档等)4.OFFICE系列办公软件(1).Excel：表格制作、数据运算和处理(2).PowerPoint：幻灯片制作(3).Outlook Express：电子邮件管理(4).FrontPage：网页制作(5).Access：数据库管理(6).Publisher(2003)：创建和发布各种出版物(7).InfoPage(2003)：创建在大量正式或非正式商业程序中收集和共享信息的动态表单的工具(8).OneNote(2003)：会议记录工具二. 启动和退出(约5分钟)1.启动(1).开始/程序/Microsoft.word.(2).双击桌面图标(3).开始/运行/Winword .exe/确定2.退出(1).直接单击标题栏上的“关闭”按钮(2).文件/退出(3).Alt+F4三. 窗口的组成(约15分钟)1.标题栏：显示当前程序和文档的名称标题栏位于WORD窗口的顶端，包括控制菜单按钮、文档名称、程序名称、窗口的控制按钮，当打开或创建文档时，文档的名称及程序名称就会出现在标题栏上。
Photoshop与网店美工— PPT课件
第1章
Photoshop 的基本操作 Photoshop CS6平面设计教程
第2页/共42页
课程介绍
Photoshop与网店美工课程简介
Photoshop与网店美工是网页设计人员、图形图像设计人员、摄影师、 图像技术编辑人员、印前\印刷专业人士，日常工作中常用的软件和必须 具备的基础技能，主要运用于平面图形图像设计与制作，网络平面广告 文案设计与制作。
Photoshop操作面板
Photoshop工具集合了很多工具及菜单的操作面板，通过操作面板 可以基本实现文件的处理操作
第41页/共42页
Photoshop操作面板
工作区
第42页/共42页
Photoshop操作面板
工具调板
通过工具调板对图像进行选择、编辑、注释和查看等操作
第43页/共42页
第18页/共42页
Ps应用范围
网页设计
第19页/共42页
adidas官方旗舰店
Ps应用范围
界面效果设计
第20页/共42页
Ps应用范围
平面广告与创意
第21页/共42页
预习检查
photoshop专有文件后缀名是什么？ CMYK中K是什么色？ Photoshop中打开文件的快捷键是什么？
第22页/共42页
本章任务
转换色彩模式给GL女包变色 使用辅助工具制作彩旗图案
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本章目标
掌握常用的图片文件格式 掌握常用的色彩模式 掌握拾色器的使用 使用Photoshop保存不同格式的文件
第24页/共42页
WE CHANGE LIVES
教 师 讲 示解 例本 文章 字目 标
其中四个字母分别指
草图的绘制和约束讲课文档
③
第27页，共64页。
制作圆角
创建圆角时按下“创建备选圆角”按钮，可生成圆角的补圆弧，如下图所示。
如果按下“修剪”按钮，将对原曲线进行修剪；按下“取消修剪”按 钮，则将保留原曲线，如下图所示。
第28页，共64页。
制作圆角
在利用3条曲线创建圆角时，最后一条选择的曲线将作为圆角的相切线，此时不需
第24页，共64页。
快速延伸曲线
利用“快速延伸”对话框中的“边界曲线”标签栏，可按指定的边界来延 伸曲线，如下图所示。
①单击此按 钮
④选取要延伸的 曲线将曲线进行
延伸
③单击此 按钮
②选取边界曲 线
第25页，共64页。
制作拐角
使用“制作拐角”命令，可以将两条可相交曲线延伸或修剪到一个交点处 来制作拐角。
第5页，共64页。
创建草图平面
选取Y-Z平
面为草绘平
面
选取Z轴方
向为参考方 向
第6页，共64页。
创建草图平面
“创建草图”对话框的“平面选项”下拉列表中提供了三种选择草绘平面的方 式，含义如下。
现有的平面：表示选择现有的平面（包括基准坐标平面、基准平面或 实体的面等）作为草图平面，如下图所示。
选择X-Y坐标 平面作为草图
第42页，共64页。
几何约束
该处列出了 可以应用的
约束
系统自动分析图形 的形态和位置关系 ，然后自动为其添
加了相切约束
第43页，共64页。
尺寸约束
利用尺寸约束功能可以为草图图形添加尺寸标注，以及精确地 设置图形组成元素的尺寸。尺寸约束包括水平、竖直、平行、 垂直、成角度、直径、半径、周长8种方式，下面分别介绍
平面
word2010教学ppt课件
50
+ 修改样式
更改样式后，文档中所有应用了该样式的文本都将 会进行相应的更改。
图 “样式”任务窗格，选修改
51
+ 修改样式
52
2020年8月16日1时45分
图 修改样式
52
+ 新建样式
创建自己的样式，创建后会保存在“样式”任务窗格中。
新建 样式
53
+ 新建样式
54
2020年8月16日1时45分
4种字形: 常规，倾斜，加粗，倾斜 加粗
将选定的文本变为加粗格式
将选定的文本变为倾斜格式
33
+ 设置颜色
“字体颜色”下拉列表
34
+ 设置特殊效果
设置后的文字效果
35
+ 段落缩进
– 1. 使用标尺设置缩进 – 2. 使用“段落”对话框设置缩进
“缩进和间距”选项卡
36
+ 设置段落对齐方式
– 1. 段落水平对齐方式 – 2. 段落垂直对齐方式
新建的样式 效果
54
+删除样式
为了方便样式管理，样式太多时，可以将不用的样式删除。
55
+ 插入图片
用户可以插入图片文档，如“.bmp”、“.jpg”、“png” 、 “gif”等。
(1) 把插入点定位到要插入的图片位置； (2) 选择“插入”选项卡，单击“插图”组中的“图片”按钮； (3) 弹出“插入图片”对象框中，找到需要插入的图片，单击“插 入”按钮或单击“插入”按钮旁边的下拉按钮，在打开的下拉列表 中选择一种插入图片的方式。
+ 自动创建项目符号与编号
鼠标右键
“项目符号”快捷菜单
Synplify指南
产品名称Ｓｙｎｐｌｉｆｙ工具使用指南(征求意见稿仅供内部使用)/ /日期文档管理员/ /日期总 体 组/ /日期研 究 部/ /日期项 目 经 理2001/ 03 /20日期 文 档 作 者版权所有 不得复制修订记录内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第2页共45页目 录166怎样用Tcl 语言执行批处理任务..............................................155使用Symbolic FSM compiler (14)4.2.4查看延迟信息..................................................144.2.3链接式选中目标................................................144.2.2状态条显示....................................................144.2.1POP_UP 信息 (14)4.2HDL Analyst 的应用..................................................144.1HDL Analyst 简介 (14)4使用HDL Analyst 分析和调试设计............................................13 3.3.2运行一个Tcl 文件................................................13 3.3.1运行工程文件..................................................13 3.3批处理工作模式流程. (12) Buffering 报告.............................................12 3.资源使用报告................................................12 2.时间报告Timing Report ......................................12 1.Log 文件. (12)3.2.4生成的报告和信息..............................................12 9.Other .......................................................11 8.Attribute .....................................................11 7.False Path ....................................................11 6.Multicycle Paths ...............................................11 5.Registers ....................................................104.Input/Output .................................................10 3.Clock to Clock ................................................9 2.Clock ........................................................8 1.Insert Wizard .................................................8 3.2.3 SCOPE 窗口....................................................7 2.用户界面的按钮...............................................7 1.工具条...................................................... 3.2.2UNIX 版用户界面简介...............................................7 3.2.1UNIX 环境设置.................................................73.2UNIX 环境下窗口界面工作流程..........................................73.1PC 版基本工作流程 (6)3基本工作流程............................................................62.6属性包.............................................................62.5宏库...............................................................62.4约束文件...........................................................62.3Tcl 脚本............................................................62.2工程文件...........................................................62.1综合 (6)2基本概念...............................................................51前言................................................................... 内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第3页共45页399.3.2扇出限制......................................................389.3.1时钟.........................................................389.3关于综合约束的建议.................................................389.2怎样处理关键路径上不满足速度要求的延迟...............................389.1一般性考虑........................................................389实现对速度的优化.......................................................358.2.1综合指示Directives ...........................................308.2.1Xilinx ........................................................278.2.1Altera ........................................................278.2厂家提供属性......................................................268.1简介.. (268)综合属性Attributes 和指示Directives)....................................26 7.3.4特定厂家的时间约束文件..........................................26 7.3.2黑盒时间约束...................................................23 7.3.1通用时间约束...................................................237.3HDL 源代码中的约束.................................................227.2Verilog 对象表示语法.................................................227.1书写约束文件的一些规则.............................................227时间约束..............................................................226.4运行script 文件......................................................216.3.4自底向上的综合示例.............................................196.3.3设置控制选项及约束示例.........................................196.3.2运行多个频率要求并存为不同的log 文件...........................186.3.1运行一个script 文件针对多个目标器件进行综合........................186.3Tcl 格式的script 文件示例..............................................186.2.4打开文件的命令................................................176.2.3控制命令......................................................176.2.2添加文件的命令................................................166.2.1工程命令......................................................166.2常用Tcl 命令说明....................................................166.1创建Tcl script 文件................................................... 内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第4页共45页Synplify 快速入门关键词Synplify synthesis 综合 Script 脚本 Tcl FPGA Verilog 摘要本文的目的是为Synplify 的使用提供帮助包括三个主要内容第一部分快速入门介绍基本的工作流程第二部分Tcl 使用指南包括运用批处理工作文件提高工作效率和怎样用时间约束文件使综合结果更加成功第三部分是一些通用的以及专门针对Altera 和Xilinx 器件的综合策略缩略语清单SCOPE Synthesis Constrains Optimization Environmemt Tcl: Tool command language FPGA: Field Programmable Gate Array RTL: Register Transfer Level1前言Synplify 和 Synplify Pro 是 Synplicity 公司提供的专门针对FPGA 和CPLD 实现的逻辑综合工具它支持VHDL93IEEE1076,包括std_logic_1164Numeric_std std_logic_Usignedstd_logic_Signed std_logic_Arith 和Verilog95IEEE1364的可综合子集该软件提供的Symbolic FSM Compiler是专门支持有效状态机优化的内嵌工具SCOPE 是管理包括输入和查看设计约束与属性提供活页式分类非常友好的表格界面用于文本输入的HDL 语法敏感编辑窗口不仅提供了对综合错误的高亮显示结合图形化的分析和cross_probe 工具HDL Analyst 可以把源代码与综合的结果有机地链接起来帮助设计者迅速定位关键路径解决问题其提供的命令行界面可以通过使用Tcl 脚本极大的提高工作效率Synplify Pro 还增加提供了FSM Explorer 可以在尝试不同的状态机优化方案后选定最佳结果以及FSM viewer用于查看状态机的详细迁移状况此外为了获得最佳的综合效果Synplify 还针对具体的厂家器件提供了较为丰富的综合属性Attributes 和综合说明DirectivesSynplify 支持PC WIN98/WIN2000/WIN NT 4.0Sun (Sun OS 5.6 and 5.7/Solaris 2.6 and2.7)HP-UX 10.20后文内容中3.1节针对PC 版其余章节所述内容因为PC 版本与工作站版本并无太大区别因此均以工作站版本为例如使用PC 版本则可参照工作站版本相应部分内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第5页共45页本文针对Verilog HDL 以及特别增加针对Altera 和Xilinx 器件的内容有关VHDL 和其他厂家器件的信息请参阅Synplify Refernce Manual目前部门使用的是Synplify v5.3.12基本概念2.1综合综合Synthesis简单地说就是将HDL 代码转化为门级网表的过程Synplify 对电路的综合包括三个步骤表示如下1HDL compilation 把HDL 的描述编译成已知的结构元素2Optimization运用一些算法进行面积优化和性能优化使设计在满足给定性能约束的前提下面积尽可能的小这里Synplify 进行的是基本的优化与具体的目标器件技术无关3Technology mapping将设计映射到指定厂家的特定器件上针对目标器件结构优化生成作为布局布线工具输入的网表2.2工程文件工程文件*.prj以tcl 的格式保存以下信息设计文件约束文件综合选项的设置情况等2.3Tcl 脚本TclTool Command Language是一种非常流行的工业标准批处理描述语言常用作软件应用的控制应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify 的script 文件以*.tcl保存2.4约束文件约束文件采用Tcl以*.sdc保存用来提供设计者定义的时间约束综合属性供应商定义的属性等约束文件既可以通过SCOPE 创建编辑也可以使用正文编辑器创建编辑可被添加到在工程窗口的代码菜单中也可以被Tcl script 文件调用2.5宏库Synplify 在它内建的宏库中提供了由供应商给出的宏模块比如一些门电路计数器寄存器I/O 模块等你可以把这些宏模块直接例化到你的设计中去2.6属性包内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第6页共45页Synplify 为VHDL 提供了一个属性包在Synplify_install_dir/lib/vhd/synattr.vhd 内容有时间约束如对黑匣子的时间约束供应商提供的一些属性还有一些综合属性以帮助你实现你的综合目的使用时只需在VHDL 源文件的开头加入以下属性包调用语句library synplify;use synplify.attributes.all;3基本工作流程3.1PC 版基本工作流程3.1.1Synplify 的用户界面Synplify 是标准的windows 应用程序所有功能均可以通过菜单选择来实现下面按照图中数字所标示的次序对其界面作简要介绍图中1表示Synplify 的主要工作窗口在这个窗口中可以详细显示设计者所创建的工程的详细信息包括工程包括的源文件综合后的各种结果文件同时如果综合完成后每个源文件有多少错误或者警告都会在这个窗口显示出来图中2表示TCL 窗口在这个窗口中设计者可以通过TCL 命令而不是菜单来完成相应的功能3是观察窗口在这里可以观察设计被综合后的一些特性比如最高工作频率等4是状态窗口它表示现在Synplify 所处的状态比如下图表示Synplify 处于闲置状态在综合过程中会显示编译状态映射状态等等5所示的一些复选框可以对将要综合的设计的一些特性进行设置Synplify 可以根据这些设置对设计进行相应的优化工作6是运行按钮当一个工程加入之后按这个RUN按钮Synplify 就会对工程进行综合7所示是Synplify 的工具栏内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第7页共45页图1 Synplify 工作主窗口3.1.2启动Synplify在windows 环境下点击开始依次选择程序SynplicitySynplify启动Synplify 在工程窗口中包含了以下内容源文件信息结果文件信息目标器件信息3.1.3建立工程缺省情况下当Synplify 启动时将自动建立一个新工程这时可以选择将工程以新名字保存如果结束了一个工程的操作想新建一个工程则可以选择FILE>NEW然后选择工程文件就可以建立一个新的工程这项操作也可以通过工具条来进行单击工具条的P 图标则弹出对话框选择工程文件即可3.1.4添加源文件新建工程之后需要将源文件添加进来点击ADD FILE按钮添加源文件和约束文件3.1.5选择顶层设计内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第8页共45页Synplify 把最后编译的module/entity and the architecture 作为顶层设计故把你所要的顶层设计文件用左键拖拉到源文件菜单的末尾处或者点击Impl Options”按钮在verilog属性页中设置顶层模块的名称3.1.6设置工程属性点击Impl option按钮出现属性页对话框打开Device属性页分别设置器件厂家器件型号速度级别和封装信息根据设计的速度和面积要求可以设置最大扇出系数缺省是100根据该工程所属模块是否和片外有信号联系选中或者不选中Disable I/O insert如果选中则告诉synplify 不要为输入输出信号加buf缺省不选中图2 设置器件属性属性页点击options/Constraints属性页作进一步设置选中Symbolic FSM Compiler即告诉synplify 在综合过程中启动有限状态机编译器对设计中的状态机进行优化选中Resource Sharing 选项则启动资源共享一般说来设置了这个选项之后设计的最高工作频率会低于不选中的情况但是资源则比不选中要节约好多在设计能够满足时钟频率要求的情况下一般选中以节省资源选中Use FSM Explorer Data选项即可以用synplify 内置的状态机浏览器观察状态机的各种属性选中Pipelining即启动流水在高速时钟设计中如果其他措施都不能达到目标频率则最好选中此项内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第9页共45页图3 设置选项和约束属性页点击Implementation Results 属性页设置综合结果放置的目录综合结果的文件名称同时一定要将Write Vendor Constraint File选项选中图4 设置综合结果属性页做完所有设置之后回到图4的主窗口点击6处的RUN按钮开始综合即可内部公开请输入文档编号请输入文档名称Synplify 工具使用指南2001-04-09版权所有侵权必究第10页共45页3.2UNIX环境下的窗口界面工作流程1在UNIX环境下键入synplify系统弹出工程窗口2创建新工程和读入已经存在的工程点击工具条上图标P选择New Project 或Existing Project3添加源文件在Source Files区域添加源文件注意在某添加的源文件中使用include引用的文件不要加入如果有约束文件也在这里添加4选择顶层设计Synplify把最后编译的module/ entity & architecture作为顶层设计故把你所要的顶层设计文件用左键拖拉到源文件菜单的末尾处5选择目标器件设置相关选项点击Change Target在弹出的菜单中填入相应选择6添加时间约束如果需要的话点击工具条上图标输入时间约束并保存关于时间约束请参见有关章节5综合点击RUN即可6保存工程文件选择File--->Save AS3.2.1UNIX环境设置在第一次使用Synplify之前要在.cshrc文件中进行路径和license设置请确认在你的.cshrc文件中有如下内容3.2.2UNIX版本用户界面简介1.工具条图5 Project 工具条图6 Analyst 工具条RTL View打开一个已编译设计的RTL级层次结构的电路视图Technology View打开一个已映射已综合设计的基于目标器件技术的层次结构的电路视图Show Critical Path高亮显示Technology View中的关键路径上的器件Filter On Selected Gate重新显示RTL Technology View只显示选中的器件再次点击恢复图7 View 工具条Push/Pop Hierarchy用于进入层次结构中的不同的层次选中后移动鼠标若光标在某位置显示下箭头表示可进入低一层点击左键即可上箭头反之如果光标显示为叉的话表示只有唯一层次Next/Previous Sheet多幅的情况下显示下上一张2.用户界面的按钮图5 用户界面局部1图6 用户界面局部2设置目标器件选项改变输出网表文件的文件名或目录决定综合是否采用资源共享技术优化器设置全局频率可以通过定义局部属性Attribute 在局部重新定义运行综合编译和映射和菜单中的Run >Synthesize 一样 3.2.3SCOPE 窗口SCOPE 是一个电子表格界面用于管理设计的时间约束和综合属性输入的内容保存为一个扩展名为.sdc 的文件也就是设计的约束文件也可以采用正文编辑器生成约束文件然后加入源文件列表对一些需要指定属性施加计对象的情况一个更简单的方法是用鼠标将一个对象从RTL 视窗中直接拽到SCOPE 相应栏中关于时间约束和综合属性将在第n 节和第n 节中分别详细介绍图10 SCOPE 窗口1.Insert Wizard每一个SCOPE栏目都有自己的向导帮助你选择对象和进行缺省设置选中希望的标签点击右键选择Insert Wizard2.Clock定义一个信号作为时钟参见第n节define_clock Clock域包括Enable 标志约束是否生效Clock 说明时钟信号名Value 说明时钟的数值单位为Mhz或nsUnits 说明Value一栏的单位Mhz或nsDuty cycle 说明时钟的占空比单位是ns或%Units 说明时钟的占空比的单位ns或%Improve 希望改善由这个时钟控制的寄存器的路径延迟的数量这个数值可以根据Synplify的时间报告中关于相关寄存器的路径延迟的负裕量给出这是一个高级用户选项Route 希望改善由这个时钟控制的寄存器的路径延迟的数量与Improve有所不同的是这一栏的数值应填入布局布线工具的时间报告与Synplify的时间报告相差的数值这也是高级用户选项Improve和Route可以同时使用Units 说明Improve和Route选项的单位只能是nsComments 允许你加入一些注释3.Clock to Clock说明不同时钟间沿到沿的延迟参见define_clock_delay)可以用来定义不同时钟控制的触发器之间的最大允许延迟说明一条时钟间的False Path 或是描述一个不对称占空情况的时钟Clock1 说明第一个时钟的名字Edge1 说明是第一个时钟的上升或下降沿Clock2 说明第二个时钟的名字Edge2 说明是第二个时钟的上升或下降沿Value 说明两个沿之间的延迟值或false false选项指定两个沿之间的路径将被被忽略4.Input/Output建立FPGA的I/O端口与外部环境界面的模型缺省的FPGA外部延迟为0参见define_input_delay和define_output_delayPort 说明端口名Type 说明端口类型Input 或 OutputValue Improve Route等与前面的相同或类似5.Registers这个约束的目的是按照给定的时间缩短进入一个寄存器或由其输出的路径延迟参见define_input_delay和define_output_delayType 说明是输入路径还是输出路径Object 说明指定寄存器的名字其他如Improve Route Units等与前相同或类似6.Multicycle Paths说明通过寄存器的多时钟周期路径通过这项约束你可以为输入或由一个寄存器输出的或是通过一条连线net的所有路径添加额外的时钟周期以放宽时间约束参见define_multicycle_pathType 说明路径是输入或输出指定的端口或寄存器或连线Port/Register/Net 说明指定路径时依据的端口或寄存器名Value 说明为该路径提供的全部时钟周期的总数必须是整数Units 说明Value的单位只能是个周期其他与前相同或类似7.False Path定义在时间分析或优化忽略的路径参见define_false_path其中Port/Register/Net Type等与前相同或类似8.Attribute在这里你可以说明设计属性其中Object栏和Attribute栏的下拉式菜单是同步的如果你在Object栏的下拉式菜单里选定一个对象则Attribute栏的下拉式菜单中只显示可以施加于该对象的属性反之亦然Object Filter 说明属性施加对象的类型你可以用这一栏筛选和选择对象Object 说明施加属性的对象名Attribute 说明施加的属性Value 说明所施加属性的值Val Type 说明属性值的正确类型Description 包含关于该属性的一个简短描述其他与前相同或类似9.Other这一栏是为了让高级用户输入新近支持的约束文件命令这些命令优化和时间分析并不支持的但是他们会被作为约束传递给布局布线工具可以在这里使用的约束文件命令包括Multicycle-from 从一个寄存器或输入管脚-to 到一个寄存器或输出管脚适用于Xilinx的M2布局布线工具False Paths-from 从一个寄存器或输入管脚-to 到一个寄存器或输出管脚适用于Xilinx的M2布局布线工具3.2.4生成的报告和信息1.Log 文件Synplify将所有综合时产生的报告和信息写入Log文件Log文件被写入工作目录下文件名为project_name.srr Log文件包括被编译的文件列表语法或综合的warnings,errors,和Notes用户的综合选项设定列表如果综合时打开了Symbolic FSM Compiler则会显示抽取出的状态机信息包括可到达的状态列表时间报告资源使用报告Net Buffering报告2.时间报告Timing Report时间报告包含在Log文件的性能总结Perference Summary部分帮助分析关键路径调整设计增加约束以达到面积或速度目标应该正确理解的是综合产生的时间报告是估计值设计的实际时序状况极大程度的依赖于布局布线工具如果你调整布局布线工具的时间约束可以很容易的让设计的操作频率在1020的范围内变化时间报告包括Ÿ所有时钟的性能总结Ÿ所有I/O端口的界面信息包括用户的约束实际的到达时间和要求值以及裕量Ÿ每一个时钟的详细时间报告包括一个所有在最坏时间裕量一定范围内的路径的起点终点列表最多报告10个起点和10终点一个关键路径报告包括前面列表报告的所有起点所在的路径在每一个报告的末尾是该关键路径需要的建立时间如果时钟频率达到要求只报告一条关键路径3.资源使用报告资源使用报告提供以下信息Ÿ设计使用的单元的总数和组合逻辑时序逻辑分别占用的单元的总数Ÿ时钟驱动和I/O单元的数量Ÿ设计中每一个使用单元类型的详细报告 Buffering报告Net Buffering报告提供以下信息Ÿ被插入缓冲或数据源被复制的NetsŸ上面那些nets被分成的段数Ÿ插入的缓冲的总数Ÿ复制数据源增加的寄存器查找表或其他类型单元的数量3.3批处理工作模式流程批处理工作有两种方式分别使用工程文件和Tcl文件使用批处理方式必须拥有浮动license3.3.1运行工程文件1启动Synplify 工程窗口2设置你的工程选项3设置好工程文件源代码文件约束文件Tcl scripts文件.4保存工程文件*.prj5运行:synplify -batch project_file_name.prj3.3.2运行一个Tcl文件1编写一个Tcl 文件格式如下project -new#all your other Tcl commands will to be thereproject -runexit2输入你的Tcl 命令3保存你的文件把它与你的工程文件源代码文件约束文件放在一起4运行synplify -batch Tcl_script_name.tcl4使用HDL Analyst分析和调试设计4.1HDL Analyst 简介HDL Analyst是synplify提供给设计者查看结果提高设计速度特性和优化面积的强有力的层次结构可视化图形工具HDL Analyst包含两个原理图视窗RTL视窗RTL View和目标技术视窗Technology ViewRTL视窗显示的是高层的与目标技术无关的原理图是对编译结果的可视化显示目标技术视窗提供的是相对低层的特定厂家器件实现的原理图是对映射结果的可视化显示它显示的基本元是与特定厂家器件技术有关的诸如查找表级联和进位链多路器触发器等等在设计者把他的设计映射到一个器件后HDL Analyst自动生成层次化的RTL级和基本门级网表用HDL Analyst 打开你的设计后你就可以在你的源代码与你的逻辑图之间进行交叉索引cross_probe了你可以查看源代码中一段代码编译或映射后产生的结果是否和预期相符也可以查看图中关键路径对应的是那一段源代码以做修改4.2HDL Analyst 的应用4.2.1POP_UP信息把鼠标停留在一个目标上片刻系统会在鼠标附近显示目标的名字instance net portsheet connector等在门级显示的情况下打开show critical path还可以显示该路径的延迟信息4.2.2状态条显示如果你打开了View-->Status Bar信息则把鼠标停留在一个目标上片刻会同时在状态条上显示目标信息4.2.3链接式选中目标可以在源代码中选中几行代码处于高亮状态如一个always块在相关的逻辑图中你可以看到相应的逻辑图显示高亮反之如果你首先选中逻辑图中的一部分使它处于高亮则相应的代码在编辑窗口中显示高亮注意如果设计的代码及综合结果均处于打开状态则只需用左键单击目标即可在另一个窗口中高亮显示相关的东西而要求系统弹出另一种显示状态时则需用左键双击目标注意并非所有的代码都有对应的逻辑显示这是因为在编译或映射时有可能被优化掉了4.2.4查看延迟信息对以正确综合的设计1.选择HDL-->Techmology view 或在工具栏点击相应图标打开综合生成的门级网表2.选择HDL Analyst -->show critical path 或在工具栏点击Show Critical Path 或在逻辑图显示区域按右键弹出菜单选择Show Critical Path此时关键路径上的部件及网表节点处于高亮状态所有的延迟信息也标在了instance上面不过要放大才能看见3.把关键路径孤立出来选择HDL Analyst-->Filter Schematic 或在工具栏选取按钮FilterSchematic等此时系统会把关键路径上的所有元素搜集到一张逻辑图上而不管这些元素原来分布在那些逻辑图或那个层次的逻辑图中再次选择 Filter Schematic 命令可以把你原始的逻辑图重新装进来可以灵活应用Slack Margin 命令把你想要的查看的一些关键路径而不只是一条最大延迟的路径显示到一张逻辑图中选择Analyst -->Set Slack Margin输入一个超出设计要求的延迟范围比如是10ns则所有比你定义的时钟周期大10ns的延迟路径都会显示出来正确理解关键路径上的时间延迟显示信息如 out[0] (dfm7a), delay : 12.9 ns, slack: -10.5ns表示路径延迟累积到此寄存器dfm7a对应设计中的out[0]为12.9ns到此已超出时间要求10.5ns5使用Symbolic FSM compiler在工程窗口中打开Symboic FSM Compiler则Synplify在对设计优化时自动搜索设计中的状态机在不需要改动源代码设计的情况下针对状态机进行优化该工具针对状态机的优化包括对状态机设计重新选择编码方式One-hot 或 Binary加以实现为你的状态机设计确定一个更恰当的起始状态究竟选取什么样的编码实现取决于你对时序和对面积的要求的折中一般情况下One-hot 的自动机可以达到更快速度但有时如需要自动机状态寄存器输出进行译码时可能会由于译码输入过多造成译码逻辑的级数增加反而增大了路径延迟降低了设计的速度也浪费了面积而Symbolic FSM compiler 可以帮助你决定使用那种编码方式更合适该工具还可以把状态机中多余的状态逻辑删除例如你设计了一个只有10个状态的四位状态机如果1100的状态你没有用到则Synplify在综合时调用Symbolic FSM compiler对该状态机优化删除与1100状态有关的无用逻辑当然这也可以通过在源代码中使用综合指示Directives full_case 实现该工具还可对状态机的各个状态的可达到性进行分析对一些不能到达的状态加以删除注意在设计状态机时一个最常见的错误便是存在永远不可到达的状态如果在综合时使用了Symbolic FSM compiler则在log file中可以查看每一个状态机的综合结果以及每一个状态机的可达到的状态有助于你对状态机设计实现加深认识一种值得推荐的使用方式是在初始的综合中使用Symbolic FSM compiler 以获得最优的自动机设计方式并相应修改源代码而在最终生成结果的综合中禁止Symbolic FSM compiler 你可以全局使能或全局禁止该工具也可以通过在源代码中使用综合指示在局部针对某寄存器调用或禁止该工具例如Verilog Examples:针对Current_state 使能FSM compilerreg [3:0] current_state /*synthesis syn_state_machine=1 */;或 reg [3:0] current_state //synthesis syn_state_machine=1 ;针对Current_state 禁止FSM compiler:reg [3:0] current_state /*synthesis syn_state_machine=0 */;或 reg [3:0] current_state //synthesis syn_state_machine=0 ;6怎样用Tcl语言执行批处理任务Tcl Tool Command Language是一种非常流行的工业标准批处理描述语言常用作软件应用的控制Tcl 是大小写敏感的语言应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify 的script 文件以*.tcl保存6.1创建Tcl script 文件。
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31、只有永远躺在泥坑里的人，才不会再掉进坑里。——黑格尔 32、希望的灯一旦熄灭，生活刹那间变成了一片黑暗。——普列姆昌德 33、希望是人生的乳母。——科策布 34、形成天才的决定因素应该是勤奋。——郭沫若 35、学到很多东西的诀窍，就是一下子不要学很多。——洛克
路径的创建与编辑
11、用道德的示范来造就一个人，显然比用法律来约束他更对谁都一视同仁。在每件事上，她都不徇私情。—— 托马斯
13、公正的法律限制不了好的自由，因为好人不会去做法律不允许的事 情。——弗劳德
14、法律是为了保护无辜而制定的。——爱略特 15、像房子一样，法律和法律都是相互依存的。——伯克