实验四、 计数器的设计 电子版实验报告
计数器的设计实验报告
计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。
执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
计数器实验报告
计数器实验报告计数器实验报告引言：计数器是数字电路中常见的一种重要组件，它能够按照一定的规则对输入的信号进行计数，并输出对应的计数结果。
在数字电路设计与实验中，学习和掌握计数器的工作原理和应用是非常重要的。
本实验旨在通过设计和实现一个4位二进制同步计数器，加深对计数器的理解和应用。
一、实验目的：1. 学习计数器的基本工作原理；2. 掌握计数器的设计与实现方法；3. 理解同步计数器的概念和特点；4. 通过实验验证计数器的正确性和稳定性。
二、实验器材与方法：1. 实验器材：- 电路实验箱- 逻辑门集成电路：74LS74、74LS08- 电源、示波器、信号发生器等2. 实验方法：- 按照给定的电路原理图，进行电路的布线与连接；- 使用信号发生器提供时钟信号，并连接到计数器的时钟输入端；- 使用示波器观察计数器的输出波形，并记录实验数据；- 根据实验数据，分析计数器的工作情况，并进行验证。
三、实验过程与结果分析：1. 电路连接：根据给定的电路原理图，将74LS74和74LS08等逻辑门集成电路按照正确的引脚连接方式进行布线。
2. 时钟信号设置：使用信号发生器提供适当的时钟信号，并将其连接到计数器的时钟输入端。
3. 观察输出波形：使用示波器观察计数器的输出波形，并记录实验数据。
4. 数据分析与验证：根据实验数据，对计数器的工作情况进行分析和验证。
检查输出波形是否按照预期进行计数，是否存在错误或不稳定的情况。
实验结果显示，计数器能够按照预期的规则进行计数，并输出正确的计数结果。
通过改变时钟信号的频率和占空比，可以观察到计数器的计数速度和稳定性的变化。
四、实验总结：通过本次实验，我们深入了解了计数器的工作原理和应用。
计数器作为数字电路中常见的组件，广泛应用于各种计数和定时任务中。
同步计数器能够实现多位的二进制计数，并具有较高的稳定性和可靠性。
然而，在实验过程中也发现了一些问题。
例如，当时钟信号频率较高时，计数器可能出现计数错误或不稳定的情况。
电子设计自动化EDA技术实验四报告模板-10进制计数器设计
南京工程学院自动化学院实验报告课程名称电子设计自动化EDA技术实验项目名称10进制计数器设计实验学生班级实验学生姓名同组学生姓名实验时间实验地点实验成绩评定指导教师签字年月日24其中D 表示输入初始计数值，Sta 为计数开始，Q 表示当前计数值；LD 表示预制计数值，LD 为“0”，初始计数值打入器件；UD 表示计数方向，UD 为‘0’，计数器加计数，UD 为‘1’，计数器减计数；C 表示器件工作态，C 为‘0’，表示计数器正在计数；C 为‘1’，表示计数器计数结束；CP 为计数脉冲。
四、实验方案设计、实验方法 1. 实验方案10进制计数器的VHDL 描述有多种方法，设计过程中可以采用计数脉冲CP 作为敏感量，CP 的每个上升沿，计数值Q 加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case …when 、with …select 、if …then 以及加减运算等多种结构实现。
也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现。
本实验中根据真值表用if-then 结构实现10进制计数器 2. 实验方法首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。
五、实验步骤1. 设计输入 利用FILE\New 菜单输入VHDL 源程序，创建源文件D0 D1 D2 D3 CP Sta LD UDQ0 Q1 Q2 Q3 C62. 器件及管脚逻分配图管脚分配情况如图，所选器件为EPM7032AELCC44-43. 仿真波形10进制计数器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，设计电路功能达到设计要求4. 时序分析图上述时间分析可以得到，输出信号存在3ns的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。
8。
数电实验报告：实验4-计数器及应用161
广东海洋大学学生实验报告书（学生用表）实验名称课程名称 课程号 学院(系)专业 班级 学生姓名 学号 实验地点 实验日期实验4 计数器及其应用一、实验目的1、熟悉中规模集成计数器的逻辑功能及使用方法2、掌握用74LS161构成计数器的方法3、熟悉中规模集成计数器应用二、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。
计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
本实验主要研究中规模十进制计数器74LS161的功能及应用。
1、中规模集成计数器74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示：管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ；图1 74LS161 管脚图GDOU-B-11-112该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。
各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。
时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示：表1 74LS161 逻辑功能表2、实现任意进制计数器由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。
(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
实验四 多位十进制计数器的设计与实现
实验四多位十进制计数器的设计与实现（4 课时）实验目的1.熟练掌握设计电路下载到芯片的关键设置与基本步骤和利用实验箱上的输入信号和输出显示器件在线测试设计电路的方法。
2.学习使用VHDL 语言设计多位计数器和7 段译码电路的方法。
3.学习多位数码管的动态显示原理，掌握数码管驱动电路灵活设计方法。
实验原理1.米字形数码管（共阴）笔画接口：A1、A2、B、C、D1、D2、E、F、G、H、J、K、M、N、O、P、DP位选接口：sel0,sel1,sel2,sel3.sel0 Sel1 Sel2 Sel3 选中的数码管0 1 1 1 第4 位1 0 1 1 第3 位1 1 0 1 第2 位1 1 1 0 第1 位（右）2. 8 位7 段数码管（共阴）笔画接口：a、b、c、d、e、f、g、dp位选接口：sel0,sel1,sel2,sel3(可不用).Sel2 Sel1 Sel0 选中点亮的数码管1 1 1 第1 位（最右）1 1 0 第2 位1 0 1 第3 位1 0 0 第4 位0 1 1 第5 位0 1 0 第6 位0 0 1 第7 位0 0 0 第8 位实验内容与要求1.设计一个十进制计数器，具有显示位置随计数时钟在八个数码管中左右滚动的功能。
（6 分）2.设计一个符号显示电路，使其通过米字型数码管显示至少四页的自定义英文和数字符号。
（每页4 个字符）（3 分）3.设计一个4 位十进制计数器，具有加减计数功能和置数功能，并能通过数码管显示计数结果。
减数为零时发声报警。
（3 分）1：library IEEE;use IEEE.std_logic_1164.all;use IEEE.Std_logic_unsigned.all;entity cnt10 isport (clk : in std_logic;data_out : out std_logic_vector (7 downto 0);selout: out std_logic_vector (2 downto 0));end entity;architecture art1 of cnt10 isbeginprocess(clk)variable cnt1:integer range 0 to 9; beginif clk'event and clk='1' thencnt1:=cnt1+1;if cnt1>9 thencnt1:=0;end if;end if;case cnt1 iswhen 0 => data_out <= "11111100"; -- 0 when 1 => data_out <= "01100000"; -- 1 when 2 => data_out <= "11011010"; -- 2 when 3 => data_out <= "11110010"; -- 3 when 4 => data_out <= "01100110"; -- 4 when 5 => data_out <= "10110110"; -- 5 when 6 => data_out <= "10111110"; -- 6 when 7 => data_out <= "11100000"; -- 7 when 8 => data_out <= "11111100"; -- 8 when 9 => data_out <= "11101110"; -- 9 when others => NULL;end case;end process;process(clk)variable cntsel:integer range 0 to 13; beginif clk'event and clk='1' then cntsel:=cntsel+1;if cntsel>13 thencntsel:=0;end if;end if;case cntsel iswhen 0 => selout <= "111";when 1 => selout <= "110";when 2 => selout <= "101";when 3 => selout <= "100";when 4 => selout <= "011";when 5 => selout <= "010";when 6 => selout <= "001";when 7 => selout <= "000";when 8 => selout <= "001";when 9 => selout <= "010";when others => NULL;end case;end process;end art1;2：Library IEEE;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity miguan isport( clk : in std_logic;WX : out std_logic_vector (3 downto 0);DX : out std_logic_vector (15 downto 0)); End entity miguan;Architecture bhv of miguan isType state is(st0,st1,st2,st3);Signal current_state:state :=st0;Signal next_state:state;Signal shu1 : integer range 0 to 3;Signal shu2 : std_logic_vector(13 downto 0); Signal A,B,C,D:std_logic_vector(15 DOWNTO 0); Beginprocess (clk) isBeginIf (clk'event and clk='1') thenshu2<=shu2+"00000000000001";If shu2="11111111111111"thencurrent_state<=NEXT_STATE;elsecurrent_state<=current_state;End if;End if;End process;Process (current_state)BeginCase current_state iswhenst0=>A<="0110101000000000";--xB<="0000000011110000";--lC<="1000010000011110";--dD<="0001000110111011";--sNEXT_STATE<=ST1;whenst1=>A<="0000000011111100";--UB<="1000010000000011";--TC<="0001000111110011";--ED<="0011000111000111";--RNEXT_STATE<=ST2;whenst2=>A<="0000000011111111";--0B<="0001000111111011";--6C<="0000000000001100";--1D<="0001000111111111";--8NEXT_STATE<=st3;whenst3=>A<="0001000111111011";--6B<="1001010110000000";--4C<="0001000110111011";--5D<="0000000000001100";--1NEXT_STATE<=ST0;End case;End process;Process (clk) isBeginif rising_edge(clk) thenif shu1>3 thenshu1<=0;elseshu1<=shu1+1;end if;case shu1 isWHEN 0 =>WX<="1110";DX<=A;WHEN 1 =>WX<="1101";DX<=B;WHEN 2 =>WX<="1011";DX<=C;WHEN 3 =>WX<="0111";DX<=D;End case;End if;End process;End architecture bhv;3：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wybcount4 isport(count_clk,saopin_clk,en,load,reset,add_sub:in std_logic;data_in3:in std_logic_vector(3 downto 0);--Left1data_in2:in std_logic_vector(3 downto 0);data_in1:in std_logic_vector(3 downto 0);data_in0:in std_logic_vector(3 downto 0);--Right1duanxuan:out std_logic_vector(7 downto 0);--duan xuansel:out std_logic_vector(1 downto 0);--wei xuanbell:out std_logic);end entity wybcount4;architecture beh of wybcount4 isconstant num0:std_logic_vector:="01111110";constant num1:std_logic_vector:="00001100";constant num2:std_logic_vector:="10110110";constant num3:std_logic_vector:="10011110";constant num4:std_logic_vector:="11001100";constant num5:std_logic_vector:="11011010";constant num6:std_logic_vector:="11111010";constant num7:std_logic_vector:="00001110";constant num8:std_logic_vector:="11111110";constant num9:std_logic_vector:="11011110";function number(x:std_logic_vector) return std_logic_vector is begincase x iswhen "0000" => return num0;when "0001" => return num1;when "0010" => return num2;when "0011" => return num3;when "0100" => return num4;when "0101" => return num5;when "0110" => return num6;when "0111" => return num7;when "1000" => return num8;when "1001" => return num9;when others =>return "00000000";end case;end number;signal Q3:std_logic_vector(3 downto 0);--zhong jian zhisignal Q2:std_logic_vector(3 downto 0);signal Q1:std_logic_vector(3 downto 0);signal Q0:std_logic_vector(3 downto 0);beginprocess(count_clk,reset,en,load,add_sub) isbegin--counter10IF reset = '0' THENQ0<=(OTHERS => '0');Q1<=(OTHERS => '0');Q2<=(OTHERS => '0');Q3<=(OTHERS => '0');ELSIF rising_edge(count_clk) THENif en='0' thenif load='0' thenQ0<=data_in0;Q1<=data_in1;Q2<=data_in2;Q3<=data_in3;elsif add_sub='0' then--addQ0<=Q0+1;if Q0>=9 thenQ0<="0000";Q1<=Q1+1;if Q1>=9 thenQ1<="0000";Q2<=Q2+1;if Q2>=9 thenQ2<="0000";Q3<=Q3+1;if Q3>=9 thenQ3<="0000";end if;end if;end if;end if;else--subQ0<=Q0-1;if Q0<=0 thenQ0<="1001";Q1<=Q1-1;if Q1<=0 thenQ1<="1001";Q2<=Q2-1;if Q2<=0 thenQ2<="1001";Q3<=Q3-1;if Q3<=0 thenQ3<="1001";end if;end if;end if;end if;end if;end if;END IF;if (Q0="0000" and Q1="0000" and Q2="0000" and Q3="0000") then bell<='1';elsebell<='0';end if;end process;process(saopin_clk) is--sao pin xian shivariable qq:std_logic_vector(0 to 1);beginif (saopin_clk'event and saopin_clk='1') thenif qq<=3 then qq:=qq+1;else qq:="00";end if;end if;case qq iswhen "00" => sel<="00";duanxuan<=number(Q0);when "01" => sel<="01";duanxuan<=number(Q1);when "10" => sel<="10";duanxuan<=number(Q2);when "11" => sel<="11";duanxuan<=number(Q3);end case;end process;end architecture beh;。
实验4：同步计数器及其应用实验报告
实验4：同步计数器及其应用实验报告
一、实验目的
1、了解可编程数字系统设计的流程
2、掌握Quartus II 软件的使用方法
3、掌握原理图输入方式设计数字系统的方法和流程
4、掌握74LS161同步16进制计数器的特点及其应用
二、实验设备
1、计算机：Quartus II 软件
2、Altera DE0 多媒体开发平台
3、集成电路： 74LS10
4、集成电路：74LS161
三、实验内容
1、 74LS161逻辑功能的测试
2、用74LS161实现12进制计数（异步清零）
3、用74LS161实现12进制计数（同步置数）
四、实验原理
74LS161
1、 74LS161：异步清零、同步置数四位二进制计数器
2、引脚的定义：
使用74161实现16进制和12进制
1)首先使用quartus软件建立原理图，首先实现16进制，所以
只需要将需要的输入输出接到相应的引脚上，其中需要注意的
是我们需要让这个板子开始工作，所以需要将T和P引脚接响
应的高电压，然后将cp信号接入相应的输入；q0q1q2q3接到
相应的输出就可以了，然后编译。
现在在建立波形文件完成仿
真，通过仿真结果就可以看到自己的电路是否正确。
最后一步
就是实现在FPGA上的应用，我们需要做的就是给原来的原理
图分配相应的引脚，然后重新编译后，插入线就可以看到仿真
结果了。
2)12进制可以采取两种方式，也就是同步置数和异步清零两种
方式，我使用的异步清零，从而只需要对q0q1q2q3在12的时
候执行清零的动作就可以了，也就是加一个而输入的与非门就
可以了。
五、实验结果。
实验四 十进制加法计数器设计
实验四十进制加法计数器设计
一、实验目的
1、了解十进制计数器的工作原理。
2、理解同步和异步的区别。
3、时钟在编程过程中的作用。
二、实验原理
二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：
在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。
在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。
其工作时序如图4-1所示：
图5-1 计数器的工作时序
三、实验内容
本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。
实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用数码管显示计数结果。
计数过程遇10清零，从0计数。
四、实验步骤
1、根据课堂讲授编写计数程序。
2、编译，并功能仿真
3、引脚对应如表4-1所示。
4、编译，观测实验结果
表4-1 引脚对应表
五、实验现象与结果
以设计的参考示例为例，当设计文件加载到目标器件后，看是否自动计数，按下S1键后，是否从零开始计数。
六、实验报告
1、绘出仿真波形，并作说明。
2、进一步熟悉QUARTUSII软件。
3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
数电实验报告：实验4-计数器及应用161
广东海洋大学学生实验报告书（学生用表）实验名称实验名称课程名称课程名称课程号课程号学院学院((系) 专业专业班级班级学生姓名学生姓名学号学号实验地点实验地点实验日期实验日期实验4 计数器及其应用一、实验目的1、熟悉中规模集成计数器的逻辑功能及使用方法、熟悉中规模集成计数器的逻辑功能及使用方法2、掌握用74LS161构成计数器的方法构成计数器的方法3、熟悉中规模集成计数器应用、熟悉中规模集成计数器应用二、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。
计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；步计数器和异步计数器；根据计数制的不同，根据计数制的不同，根据计数制的不同，可分为二进制计数器、可分为二进制计数器、可分为二进制计数器、十进制计数十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
本实验主要研究中规模十进制计数器74LS161的功能及应用。
的功能及应用。
1、中规模集成计数器74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图元，故又称为四位二进制同步计数器，其集成芯片管脚如图11所示：所示：管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端数控制端 A 、B 、C 、D ；数据输出端；数据输出端 QA 、QB 、QC 、QD ；进位输出端；进位输出端 RCO ：使能端：使能端EP EP EP，，ET ET；预置端；预置端；预置端LD ；图1 74LS161 管脚图管脚图GDOU-B-11-112该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。
数电实验报告计数器
数电实验报告计数器计数器是数字电路中常见的一种电路元件，用于计数和显示数字。
在数电实验中，我们通常会设计和实现各种类型的计数器电路，以探究其工作原理和性能特点。
本文将介绍数电实验中的计数器的设计和实验结果，并探讨其应用和改进。
一、设计和实现在数电实验中，我们通常使用逻辑门和触发器来实现计数器电路。
逻辑门用于控制计数器的输入和输出，而触发器则用于存储和更新计数器的状态。
以4位二进制计数器为例，我们可以使用四个触发器和适当的逻辑门来实现。
触发器的输入端连接到逻辑门的输出端，而逻辑门的输入端连接到触发器的输出端。
通过适当的控制信号，我们可以实现计数器的正向计数、逆向计数、清零和加载等功能。
在实验中，我们需要根据设计要求选择适当的逻辑门和触发器，并将其连接起来。
然后，通过给逻辑门和触发器提供适当的输入信号，我们可以观察计数器的输出结果，并验证其正确性和稳定性。
二、实验结果在实验中，我们设计了一个4位二进制计数器，并通过适当的输入信号进行了测试。
实验结果表明，计数器能够正确地进行正向计数和逆向计数，并能够在达到最大计数值或最小计数值时自动清零。
此外，我们还观察到计数器的输出信号在计数过程中保持稳定，并且能够及时响应输入信号的变化。
这说明计数器具有较高的稳定性和响应速度，适用于各种计数应用场景。
三、应用和改进计数器在数字电路中有广泛的应用，例如频率分频、时序控制、计时器等。
通过适当的设计和连接，我们可以实现各种复杂的计数功能，满足不同的应用需求。
在实验中，我们还可以对计数器进行改进和优化，以提高其性能和功能。
例如，我们可以增加计数器的位数，以扩大计数范围；我们还可以添加输入输出接口，以实现与其他电路元件的连接和通信。
此外，我们还可以使用更高级的计数器电路，如同步计数器、环形计数器等，以实现更复杂的计数功能。
这些改进和扩展将进一步提高计数器的灵活性和实用性。
总结：通过数电实验，我们了解了计数器的设计和实现原理，并验证了其在实际应用中的性能和功能。
计数器的设计实验报告
计数器的设计实验报告一、实验目的本次实验的目的是设计并实现一个简单的计数器，通过对计数器的设计和调试，深入理解数字电路的基本原理和逻辑设计方法，掌握计数器的工作原理、功能和应用，提高自己的电路设计和调试能力。
二、实验原理计数器是一种能够对输入脉冲进行计数，并在达到设定计数值时产生输出信号的数字电路。
计数器按照计数方式可以分为加法计数器、减法计数器和可逆计数器；按照计数进制可以分为二进制计数器、十进制计数器和任意进制计数器。
本次实验设计的是一个简单的十进制加法计数器，采用同步时序逻辑电路设计方法。
计数器由触发器、门电路等组成，通过对触发器的时钟信号和输入信号的控制，实现计数功能。
三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS160（十进制同步加法计数器）、74LS00（二输入与非门）、74LS04（六反相器）3、示波器4、直流电源5、导线若干四、实验内容与步骤1、设计电路根据实验要求，选择合适的计数器芯片 74LS160，并确定其引脚功能。
设计计数器的清零、置数和计数控制电路，使用与非门和反相器实现。
画出完整的电路原理图。
2、连接电路在数字电路实验箱上，按照电路原理图连接芯片和导线。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通直流电源，观察计数器的初始状态。
输入计数脉冲，用示波器观察计数器的输出波形，检查计数是否正确。
若计数不正确，逐步排查故障，如检查芯片引脚连接、电源电压等，直至计数器正常工作。
4、功能测试测试计数器的清零功能，观察计数器是否能在清零信号作用下回到初始状态。
测试计数器的置数功能，设置不同的预置数，观察计数器是否能按照预置数开始计数。
五、实验结果与分析1、实验结果成功实现了十进制加法计数器的设计，计数器能够在输入脉冲的作用下进行正确计数。
清零和置数功能正常，能够满足实验要求。
2、结果分析通过对计数器输出波形的观察和分析，验证了计数器的工作原理和逻辑功能。
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实验四：计数器的设计
实验室：实验台号：日期：
专业班级：姓名：学号：
一、实验目的
1. 通过实验了解二进制加法计数器的工作原理。
2. 掌握任意进制计数器的设计方法。
二、实验内容
（一）用D触发器设计4位异步二进制加法计数器
由D触发器组成计数器。
触发器具有0和1两种状态，因此用一个触发器就可以表示1位二进制数。
如果把n个触发器串起来，就可以表示N位二进制数。
（用两个74LS74设计实现）
（二）利用74LS161设计实现任意进制的计数器
设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。
先熟悉用1位74LS161设计十进制计数器的方法。
①利用置位端实现十进制计数器。
②利用复位端实现十进制计数器。
提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输入与非门，74LS30为8输入与非门。
74LS161为4位二进制加法计数器，其引脚图及功能表如下。
三、实验原理图
1.由4个D触发器改成的4位异步二进制加法计数器
2.由74LS161构成的十进制计数器
四、实验结果及数据处理
1.4位异步二进制加法计数器实验数据记录表
2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。
五、思考题
1. 由D触发器和JK触发器组成的计数器的区别?
2. 74LS161是同步还是异步，加法还是减法计数器?
3. 设计十进制计数器时将如何去掉后6个计数状态的?。