jesd204bFPGA实现

本文档如对你有帮助，请帮忙下载支持！JESD204B CLASS 1 简介与FPGA 的实现14 位 ADC 的 CMOS 、LVDS 和 CML 输出的不同功耗要求。

图 1 采样率与驱动方式 VS 功耗1可知在大约150 - 200 MSPS 和14位分辨率时，就功耗而言， CML 输出驱动器的效率开始占优。

动器。

JESD204B 接口规范所说明的 CML 驱动器还有一个额外的优势，因为当采样速率提高并提升输出 线路速率时，该规范要求降低峰峰值电压水平。

同样，针对给定的转换器分辨率和采样率，所需的引脚数 目也大为减少。

表 1 显示采用 200 MSPS 转换器的三种不同接口各自的引脚数目，转换器具有各种通道数 和位分辨率。

在 CMOS 和 LVDS 输出中，数据用作每个通道数据的同步时钟， 使用 CML 输出时， JESD204B 数据传输的最大数据速率为 4.0 Gbps 。

从该表中可以发现，使用 CML 驱动器的 JESD204B 优势十分明显说明： 本文主要分析 jesd204b CLASS 1 协议及在 FPGA 的实现 1、什么是 JESD204B 协议标准 JESD204B 是一个实现高速 ADC/DAC 数据传输和多 ADC/DAC 同步的标准。

JESD204 标准于 2006 年初次发布，经过 2 次修订，最新版本是 JESD204B 。

最初单条 LAN 的传输速度从 3.125Gbps 提升到 12.5Gbps ， 最新标准中最重要的是加入了实现确定延迟的部分。

电气特征部分：定义源端阻抗与负载阻抗为 100 ? ±20% ；可采用 AC/DC 偶合方式，具体 AC 、DC 特性 可参考 JESD204B 规范第 4 章。

2、为什么要重视 JESD204B 标准当前 ADC/DAC 主要采用 CMOS 和 LVDS 接口电平。

在数据速率不断提高时 CMOS 接口电路的瞬态电流 会增大，导致更高的功耗。

虽然 LVDS 的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了 限制。

这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。

图 1 显示一个双通道从图CML 的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于 LVDS 和 CMOS 驱表1不同驱动方式VS 管脚数另一方面采用CMOS 接口的ADC/DAC 器件受限于其接口传输速率，器件只能在较低频率范围内工作。

LVDS 相对CMOS 接口，其传输速率一般使用也不超过 800Mbps ，且需要传输随路时钟，对数据传输时 序要求严格，对于上 Gsps 的工作器件通常采用数据分组传输，增加了管脚数，对板卡的布局、时序收敛等带来了非常大的影响。

同时这两种连接方式对要求实现多个高速 难的。

3、JESD204B CLASS 1在子类1中，系统同步指标体现在不同设备间 SYSRE 和器件时钟间的时序关系，为了满足 CALSS1的各项功 能要求，除了 SYSREF 需要满足建立时间和保持时间要求 仃SU 和THOLD)，具体应用对于确定性延迟的容 忍程度对于定义 SYSREF 与器件时钟的应用分布偏斜要求而言至关重要。

引脚数大为减少。

ADC/DAC 同步的系统的设计是非常困图 2 同一系统不同器件间 SRSREF 采样时刻要求为了满足图 2 的时序关系， JESD204B 的时钟系统要求可以为每一个器件提供各种的 SYSREF/DCLK 对，且 SYSREF 和DCLK 的时序关系可以调整。

同时 SYSREF/DCLK 信号对采用相匹配的走线长度，从而保证时序要求。

走线长度匹配限值有 SYSREF 开关的有效窗口时间确定。

不同 SYSREF 信号到达器件的偏差尽量小，要保证不同时钟在相同时刻采样到SYSREI有效值。

3、JESD204B 帧格式JESD204B 帧格式由 3 部分组成：CGS:代码组同步(code group sync):当发送端检测到 SYNCb信号为低电平时启动发送 8B10B中的K28.5码, 本数据段不进行扰码和字节替换操作，接收端检测到最少4个BC字节后可释放SYNCb信号;ILA :初始化多帧序列(initial lane alignment):该阶段发送连续的4个初始化多帧(多帧是由K个帧组成，字节数为 K*F )，同样本数据段不进行扰码和字节替换；图 7 ILA 初始化多帧序列初始化多帧以 8B10B 中的 K28.0 开始以 K28.3 结束，其中第二个多帧的第二字节是 K28.4 关键字用来指示当前多帧在紧跟着 K28.4 的后续 14 个字节是参数配置信息。

表 2是具体的配置参数定义，字符含义可以参考规范的 8.3 节。

表 2 配置信息字节定义DATA: 数据传输阶段 (data transmission) ，该阶段进行数据传输，规范中要求该阶段的数据需要进行字节替换(注扰码和不扰码的字节替换规则不同)，用户可以根据需要确定是否需要对数据进行扰码操作。

字节替换规则: 1 、没有使能扰码情况下的字节替换规则2、使能扰码情况下的字节替换规则JESD204B 规定的扰码、解扰码生成多项式规范中的扰码和解扰码生成多项式关系， 在实际使用中需要根据生成多项式获取并行数据的扰码逻辑关系。

4、JESD204B CLASS 1 系统架构图3 JESD204B class1 多个ADC 同步输出到 FPGA/ASIC 架构图3展示的是多个多通道 ADC 与FPGA 或者ASIC 的同步采集系统，logic device 与ADC 各自有独立的 工作时钟和独立的sysref 信号，系统设计要求工作时钟和 sysref 信号为同一个时钟源提供。

为了使多个ADC 同步logic device 要求输出一个相同时序信号的 SYNC 到每一个 ADC 器件。

Multi Device DAC Applicatiion图4展示的是多个多通道 DAC 与FPGA 或者ASIC 的同步采集系统，logic device 与DAC 各自有独立的 工作时钟和独立的sysref 信号，系统设计要求工作时钟和 sysref 信号为同一个时钟源提供。

为了方便逻辑 器件内部的同步处理，可以将所有的 SYNC 信号合成一个信号处理。

5、实现JESD204B CLASS 1 的逻辑功能框图图 4 JESD204B classl FPGA/ASIC 与多个DAC 同步架构Loqif ptwitr Clod.TX SYSBEf開icls?4 "J图 5 FPGA/ASIC 内部 JESD204B 接收数据的逻辑功能框图高速接口数据先通过 serdes 接口回复出并行 10bits 数据后再映射到 8bits 数据 ,通常 8bits 数据域时钟频率较高 ,我们实际逻辑器件 (FPGA) 内部使用的频率较低 (一般逻辑现在使用的时钟频率大多不超过 300MHz), 这儿需要将字节数据转换成更宽的 32bits 数据或者 64bits 数据位宽 ,以降低逻辑器件内部工作时钟 .数据在转换成更高位宽时没有按照用户的方式进行字节对齐,用户需要手动对齐数据格式 .对字节齐后的JESD204B 数据进行多通道 (LAN) 数据对齐处理 ,然后根据是否扰码进行字节替换和帧监控处理以及解扰码操作 .最后根据 JESD204B 帧数据复用方式提取出有效数据图 6 FPGA/ASIC 内部 JESD204B 发送数据的逻辑功能框图图6是 JESD204B 发送端在 FPGA/ASIC 内部实现的逻辑功能框图 .整个发送端在 SYSREF 信号作用下生成帧和多帧时序信号 ( 规范中的帧和多帧是按照 8bits 即一个字节来定义的 ,在实际操作过程中由于 FPGA 内部逻辑采用的时钟频率一般到不到要求如 10Gbps 的高速接口信号的字节时钟是 1GHz, 当前如要 FPGA 内部逻辑运行 1G 的时钟频率是不可能 ,那么发送数据端口一般采用 32bits 或者 64bits 位宽进行发送数据 ), 在我们实际设计过程中一般多帧的字节数都是按照 4 的倍数来设计 .系统时序信号驱动下当检测到外部 SYNC信号有效时开始输出 JESD204B 帧头数据 BC 直到 SYNC 信号拉高 ,在下一个多帧计数器信号启始时发送 4 个初始化多帧 ,当初始化多帧发送结束 , 启动发送数据 , 数据根据配置进行是否扰码操作以及相对应的字节替换操作 .最后将处理后的数据通过高速接口编码输出 6、确定性延迟确定性延迟即 JESD204B CLASS1 关键技术的具体体现。

规范中有如下要求：多帧长度要大于最大的链路延迟。

延迟定义为 DelayLINK = A TLMFC = TX delay + Lane Delay + RX delay时间的延迟在实际操作过程中和规范定义在此有点不同，由于当前 serdes 发送和接收延迟较大，在多数情况下多帧的字节数又不是很多(如 32 、64 、128 等)这种情况下是不满足规范要求的，但是我们一样可以实现确定性延迟设计--这种情况下的延时会超过一个多帧，可能会有2个及以上的多帧延时。

图 8是规范中给出的确定延时示例。

图8规范中定义的确定性延迟示例从图8中可以看出发送端在 LMFC计数器为0时开始启动发送多个 Lanes的帧数据，接收端每个Lane有不同延时，反映到接收数据上即每个Lane的数据不是同一时刻通过 CDR恢复出来的有时差，但是所有Lane的数据都在当前多帧时间内接收到，在下一个LMFC计数器为0时开始输出数据则可确保多个的数据是同步输出，且数据从发送到最后接收端输出这段延时是固定的，即为确定性延迟。

实际使用过程中的确定性延时如图9所示图9实际情况中的确定性延时在工程应用中TX和RX端的LMFC可能不是严格对齐的（与整个系统设计相关）存在一个固定的相差。

红色部分是替换后的输出数据，黄色部分是原始数据8、发送端数据发送的是8'h 12，使能扰码，下面是字节替换部分红色部分是替换后的输出数据，Lane 发送端发送的数据从并行数据编码开始到最后数据输出的Tx.延时可能超过1 个多帧周期，在经过线路延时（很小几个字节延时），高速差分信号输入到 FPGA管脚到并行数据对齐输出的Rx.延时可能会超过1个多帧周期。

同时每一个LANE之间的数据最后通过接收端解码出来的也存在不同时延差（线路距离差，数据提取相位差等组成），系统中接收端 LANE最早于K.a点获取到数据、最迟 K.b点获取到数据。

可选的弹性FIF0释放区间为(1 ^Release zone< K.b)或者（K.b^Release zone^K），第一种情况将会在第N+1个多帧周期位置输出对齐后的数据，确定性延迟将会是①的情形；第二种情况将会在第 N个多帧周期位置数据对齐后的数据,确定性延迟将会是③的情形。