基于FPGA的CIC抽取滤波器设计与实现

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基于FPGA的sinc3结构的数字抽取滤波器

基于FPGA的sinc3结构的数字抽取滤波器基于FPGA的sinc3结构的数字抽取滤波器，今年电子设计大赛D题必用的模块，实测效果非常好，做西格玛-德尔塔ADC必用的滤波器module sinc3(mdata1, mclk1, reset, DATA ,word_clk,mode);input mclk1; /*滤波器工作时钟*/input reset; /*滤波器复位*/input mdata1; /*接收到的待滤波的数据*/input [1:0]mode;output [15:0] DATA; /*滤波完成的数据*/output word_clk;integer location;integer info_file;reg [35:0] ip_data1;reg [35:0] acc1;reg [35:0] acc2;reg [35:0] acc3;reg [35:0] acc3_d1;reg [35:0] acc3_d2;reg [35:0] diff1;reg [35:0] diff2;reg [35:0] diff3;reg [35:0] diff1_d;reg [35:0] diff2_d;reg [15:0] DATA;reg [11:0] word_count;reg word_clk;reg init;/*Perform the Sinc ACTION*/always @ (mdata1)if(mdata1==0)ip_data1 <= 0; /* change from a 0 to a -1 for 2's comp */elseip_data1 <= 1;/*ACCUMULATOR (INTEGRATOR) Perform the accumulation (IIR) at thespeed of the modulator.Z = one sample delayMCLKOUT = modulators conversion bit rate*/always @ (posedge mclk1 or posedge reset)if (reset)begin/*initialize acc registers on reset*/acc1 <= 0;acc2 <= 0;acc3 <= 0;endelsebegin/*perform accumulation process*/acc1 <= acc1 + ip_data1;acc2 <= acc2 + acc1;acc3 <= acc3 + acc2;end/*DECIMATION STAGE (MCLKOUT/ WORD_CLK)*/ always @ (negedge mclk1 or posedge reset)if (reset)。

FPGA的FIR抽取滤波器设计

FPGA的FIR抽取滤波器设计用FPGA实现抽取滤波器比较复杂，主要是因为在FPGA中缺乏实现乘法运算的有效结构，现在，FPGA中集成了硬件乘法器，使FPGA在数字信号处理方面有了长足的进步。

本文介绍了一种采用Xilinx公司的XC2V1000实现FIR抽取滤波器的设计方法。

具体实现结构设计基于抽取滤波器的工作原理，本文采用XC2V1000实现了一个抽取率为2、具有线性相位的3阶FIR抽取滤波器，利用原理图和VHDL共同完成源文件设计。

图1是抽取滤波器的顶层原理图。

其中，clock是工作时钟，reset是复位信号，enable是输入数据有效信号，data_in(17:0)是输入数据，data_out(17:0)是输出数据，valid是输出数据有效信号。

adder18是加法器模块，mult18是乘法器模块，acc36是累加器模块，signal_36to18是数据截位器模块，fir_controller是控制器模块。

控制器定时向加法器、乘法器和累加器发送数据或控制信号，实现流水线操作。

图1 抽取滤波器顶层原理图控制器控制器是抽取滤波器的核心模块，有两个功能：一是接收输入数据，二是向其它模块发送数据和控制信号。

它根据加法器、乘法器和累加器的时序特性，有规律地向加法器发送抽头数据，向乘法器发送系数，向累加器发送控制信号，让加法器、乘法器和累加器在每个时钟周期都完成指定的任务，从而实现流水线操作。

控制器用VHDL语言描述，用寄存器存放抽头和系数。

加法器加法器的输入和输出都是18 bit，用VHDL语言描述实现。

它有两个工作时钟的延迟，在输入数据准备好的情况下，第一个时钟得出相加结果，第二个时钟把相加结果锁存输出。

乘法器乘法器为18 bit输入，36bit输出，用库元件MULT18X18S和36 bit锁存器实现。

MULT18X18S是XC2V1000自带的18×18bit硬件乘法器，单个时钟就可完成乘法运算。

cic插值滤波

CIC插值滤波器可以应用于各种信号处理领域，
03
如通信、音频处理、图像处理等。
CIC插值滤波器的性能可以通过调整梳状滤波
04
器和积分器的参数来优化。
基本原理
CIC插值滤波器是一种数字信号处理技术，用于消除信号中的噪声和失真。
CIC插值滤波器由一个梳状滤波器和一个积分器组成，梳状滤波器用于消除高频噪声，积分器用于消除低频噪声。
通信系统
01
数字通信：提高信号传输的准确性和可靠性
03
无线通信：提高无线信号传输的准确性和稳定性
05
音频通信：提高音频信号传输的准确性和稳定性
02
卫星通信：提高卫星信号接收的准确性和稳定性
04
网络通信：提高网络信号传输的准确性和稳定性
数字图像处理
1
提高图像分辨率
2
去除图像噪声
3
增强图像边缘
CIC插值滤波器的工作原理是通过对输入信号进行梳状滤波和积分处理，以实现对信号的滤波和插值。
CIC插值滤波器可以应用于各种信号处理领域，如通信、音频处理、图像处理等。
滤波器设计
01
滤波器类型：CIC插值滤波器
02
设计目的：提高信号的采样率
03
滤波器结构：级联型结构，包括一个积分器和一个梳状滤波器
03
参数设置等，CIC插值滤波器才能保持稳定
稳定性分析方法：通过数学推导和仿真实验，
04
分析CIC插值滤波器的稳定性
感谢您的观看
04
滤波器参数：根据信号频率和采样率进行设计
2
CIC插值滤波的应用
信号处理
语音信号处理：提高语音质量，降低噪声

基于_FPGA_的卡尔曼滤波器的设计与实现

基于_FPGA_的卡尔曼滤波器的设计与实现FPGA（Field Programmable Gate Array）是一种可以重新编程的可编程逻辑器件，可以根据用户的需要进行重新配置和编程，从而实现不同的应用。

卡尔曼滤波器是一种用于估计系统状态的滤波器，能够通过利用过去观测值和当前的测量值来估计未来的状态。

在本文中，我们将探讨基于FPGA的卡尔曼滤波器的设计与实现。

卡尔曼滤波器是一种递归的估计算法，用于估计状态变量的最优估计。

它将过去的观测值和当前的测量值进行加权平均，得到对未来状态的估计。

在实时应用中，常常需要高速和高准确度的数据处理，这就需要一种高效的硬件实现方法。

基于FPGA的卡尔曼滤波器可以提供高性能的实时数据处理，同时还能够灵活地适应不同的实时应用的需求。

基于FPGA的卡尔曼滤波器的设计与实现主要包括以下几个方面：首先，需要设计FPGA的硬件结构。

硬件结构通常包括状态估计器、卡尔曼增益计算器和误差估计器等关键模块。

状态估计器用于估计当前系统的状态变量，卡尔曼增益计算器用于计算卡尔曼增益矩阵，误差估计器用于估计状态估计器的误差。

这些模块之间需要进行数据传递和计算，因此需要设计合适的数据通路和控制信号。

其次，需要进行FPGA的编程和配置。

FPGA可以通过硬件描述语言（如VHDL或Verilog）进行编程和配置。

在设计过程中，需要将卡尔曼滤波器的算法转化为相应的硬件描述，并利用FPGA的配置工具将其加载到FPGA芯片中。

然后，需要进行系统级的仿真和验证。

在设计过程中，可以通过使用仿真工具对系统进行仿真和验证。

通过仿真可以检查系统的功能和性能，并进行必要的调试和优化。

最后，需要进行性能评估和优化。

FPGA的设计和实现需要考虑多个指标，如延迟、功耗和面积等。

通过性能评估和优化可以找出系统的瓶颈，并进行相应的改进，以提高系统的性能。

总结起来，基于FPGA的卡尔曼滤波器的设计与实现是一个复杂的过程，需要进行硬件结构设计、FPGA编程和配置、系统仿真和验证以及性能评估和优化等多个步骤。

抽取速率可编程CIC滤波器设计

数目
ＣＩＣ抽取滤波器结构如下图所示：
处理。采样率变换可能会造成频谱的混叠或镜像效应，因此仅靠简单的改变系统采样时钟是难以实现的，必须对采样的数据另行处理，即通过特殊的滤波器来尽可能地减弱频谱的混叠或镜像效应。ＣＩＣ滤波器是一种极、零点相消的ＦＩＲ滤波器，没有乘法器，只有加法器，性能较好，所以被广泛应用。在实际应用中对多种中频带宽信号进行下变频处理时，通常要求ＣＩＣ的抽取速率可变，并且在不同抽取速率下要求滤波器的输入、输出信号的动态范围、精度等得到保证。因此本文在传统ＣＩＣ抽取滤波器的基础上，提出了抽取速率可编程的ＣＩＣ抽取滤波器设计方案，并对抽取速率变化时的截位方
编程的ＣＩＣ滤波器设计方案，并针对不同速率时的截位问题进行分析。验证表明，本文提出的截位方案
符合项目性能要求。关键词：ＣＩＣ滤波器；可编程；截位
ＴｈｅＤｅｓｉｇｎｆｏｒＲａｔｅＰｒｏｇｒａｍｍａｂｌｅＣＩＣＦｉｌｔｅｒ
很难跟上。因此必须对Ａ／Ｄ后的数据流进行下变频
【ｌ】国集成电路
ＣｈｉｎａＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
抽样率的级联理想积分器和低抽样率的级联梳状器组成，根据抗混叠和抗镜像的指标确定所需的级联

基于FPGA的中值滤波算法的实现

基于FPGA的中值滤波算法的实现1.背景知识中值滤波法是⼀种⾮线性平滑技术，它将每⼀像素点的灰度值设置为该点某邻域窗⼝内的所有像素点灰度值的中值.中值滤波是基于排序统计理论的⼀种能有效抑制噪声的⾮线性信号处理技术，中值滤波的基本原理是把数字图像或数字序列中⼀点的值⽤该点的⼀个邻域中各点值的中值代替，让周围的像素值接近的真实值，从⽽消除孤⽴的噪声点。

⽅法是⽤某种结构的⼆维滑动模板，将板内像素按照像素值的⼤⼩进⾏排序，⽣成单调上升（或下降）的为⼆维数据序列。

⼆维中值滤波输出为g（x,y）=med{f(x-k,y-l),(k,l∈W)} ，其中，f(x,y)，g(x,y)分别为原始图像和处理后图像。

W为⼆维模板，通常为3*3，5*5区域，也可以是不同的的形状，如线状，圆形，⼗字形，圆环形等。

中值滤波法对消除椒盐噪声⾮常有效，在光学测量条纹图象的相位分析处理⽅法中有特殊作⽤，但在条纹中⼼分析⽅法中作⽤不⼤.中值滤波在图像处理中,常⽤于保护边缘信息,是经典的平滑噪声的⽅法。

2.中值滤波理论中值滤波是⼀种⾮线性滤波，在数字图像处理中，对于 N X N (N 为奇数) 中值滤波器，可以滤除⼩于或等于邻域中(N 2- 1)／2 个像素的噪声并且较好地保持图像的边缘[3]。

对图像进⾏中值滤波处理⾸先要确定⼀个模板 N ×N ，⼀般选取 3X 3 或 5 ×5。

中问位置的图像数据的表达式为f (x ，y ) = med{f (x ± k，Y ± Z) ， (K≤ (N -1) /2，Z≤ (N-1) /2) }要得到模板中数据的中间值，⾸先要将数据按⼤⼩排序，然后根据有序的数字序列来找中问值。

中值滤波排序的过程有很多成熟的算法，如冒泡排序、⼆分排序等，⼤多是基于微机平台的软件算法，⽽适合硬件平台的排序算法则⽐较少。

3.FPGA硬件实现⽅法L(1,1) L(1,2) L(1,3)L(2,1) L(2,2) L(2,3)L(3,1) L(3,2) L(3,3)如上所⽰，为⼀个3x3的图像模板，第⼀步：分别对三⾏像素进⾏排序（例：由L11,L12,L13得到L1max，L1mid，L1min）；第⼆步：分别对三⾏像素中的最⼤，中间和最⼩分别进⾏排序（例：由L1max，L2max，L3max得到Lmax_max，Lmax_mid，Lmax_min）；第三步：对最⼤的最⼩，中间的中间以及最⼩的最⼤进⾏排序（例：由Lmax_min，Lmid_mid，Lmin_max得到midian）；FPGA的算法实现步骤基本如此。

时变CIC滤波器的FPGA实现方法研究

的一个，从而避免了在较高频率下处理信号，是实现任意采样率转换比较有效的解决方法。但是，当时变ＣＣ滤波器的参数值（Ｉ比如内插倍数值）选取的较大时，ＦＧ在ＰＡ等硬件上实现还是比较困难的，因此，文研究降低硬件实现复杂度的本
实现。时变ＣＣ滤波器，过对传统的先内插后换是软件无线电中的一项关键技术，
取的多级ＣＣ结构的中间状态进行等效变换，Ｉ工作
的最高频率等于输入或输出信号采样频率中较大
ｆｒｐｃｃｔｎｏｌｒｉｄｃｓｄｉｌ，ｓｕａｉａｒｄｏｔｙｕｉｕｒｓＩｈｐｌｏｅｉａｏｆｔｓｓｉｕｓ．ＦｎｌｉｌｔｎｉｃｒｅｕｂｓｇＱａｔ．ＴｅａｐｉｓｆｉｉｉｆｅｓｅａｙｍｏｓｉｎｕＩ —
许建华，关娟，刘张超
（中国电子科技集团公司第４研究所电子测试技术国家科技重点实验室，１山东青岛２６５）６５５
摘要：首先介绍了时变ＣＣ滤波器的原理，Ｉ然后给出了降低硬件实现复杂性的等效变换方法，同
时分析了该采样率转换器的转换精度及参数选取对滤波器性能的影响。最后，通过Ｑａｕ软件仿ｕｒｓｔ
杂而且较难实现的技术，其往往要求很高的运算速度和很强的实时处理能力，目前的硬件水平很难以
收稿日期：０７１ — ２０ —２２４修订日期：０８０ —５２０－２３

cic滤波器原理

cic滤波器原理CIC滤波器原理CIC滤波器（Cascaded Integrator-Comb Filter）是一种数字滤波器，常用于数字信号处理中的滤波和抽取等应用。

它的设计简单、计算量小、延迟低，因此在很多领域得到了广泛应用。

CIC滤波器的原理基于积分器和组合器的级联组合。

积分器可以对信号进行累加，而组合器则用于减小采样率。

通过级联多个积分器和组合器，可以实现对信号的滤波效果。

CIC滤波器的结构包括三个主要部分：差分积分器、组合器和延迟线。

差分积分器主要由差分器和积分器组成，用于对输入信号进行积分。

组合器则用于将多个积分器的输出进行组合，以减小采样率。

延迟线则用于延迟信号，使得输入和输出的采样率可以不一致。

CIC滤波器的工作原理可以分为两个阶段：累加阶段和抽取阶段。

在累加阶段，输入信号经过差分积分器进行累加，积分的次数由滤波器的阶数确定。

在抽取阶段，经过积分之后的信号经过组合器进行抽取，抽取的倍数由滤波器的阶数和组合器的结构确定。

通过这样的级联结构，CIC滤波器可以实现对信号的滤波和抽取。

CIC滤波器的优点之一是其简单的结构和计算量小。

由于CIC滤波器的核心是积分和差分运算，这些运算在数字信号处理中是非常常见和简单的。

因此，CIC滤波器的实现相对容易，计算量也较小，适合于嵌入式系统等资源有限的环境。

另一个优点是CIC滤波器的延迟较低。

由于CIC滤波器的结构简单，信号只需经过几个积分和差分运算，因此滤波器的延迟较小。

这使得CIC滤波器在实时应用中具有较大的优势，如音频处理、视频处理等。

然而，CIC滤波器也存在一些缺点。

由于积分的操作会引入带宽扩展，CIC滤波器在滤波过程中会引入一定的失真。

为了降低失真，可以增加滤波器的阶数，但这也会增加计算量和延迟。

因此，在设计CIC滤波器时，需要权衡滤波性能、计算量和延迟等因素。

总的来说，CIC滤波器是一种简单且有效的数字滤波器，具有计算量小、延迟低等优点。

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（）４
ＣＩＣ抽取滤波器的幅频特性如图２所示。／其中［为其主瓣，其它的区间为旁瓣。由图０．２ＤＭ］ π 可见，随着频率的增大，旁瓣电平不断减小，但旁瓣电平相对主瓣电平较大，阻带衰减较差。为降低旁瓣电平，可以采用多级ＣＩＣ滤波器级联的办法来实现。
总第２６７期２０１２年第１期
计算机与数字工程Ｃｏｍｕｔｅｒ＆ＤｉｉｔａｌＥｎｉｎｅｅｒｉｎｐｇｇｇ
Ｖｏｌ．４０Ｎｏ．１１３７
基于ＦＰＧＡ的ＣＩＣ抽取滤波器设计与实现
雷能芳
（）渭南师范学院物理与电气工程学院渭南７１４０００
［２］／可以由ＦＰＧＡＣＰＬＤ开发工具Ｑｕａｒｔｕｓ Ⅱ来完成。采用比直接采用该方法进行数字信号处理系统的ＦＰＧＡ设计，
图５测试电路
在Ｑ对测试电路进行编译，下载到ｃｕａｒｔｕｓ Ⅱ 环境中，－ｙ就可以对硬件进行测ｃｌｏｎｅ系列ＥＰ１Ｃ１２Ｑ２４０Ｃ８器件后，／经Ｄ试。调制器的输出信号为数字信号，Ａ转换后可以通过示波器进行测试，也可以直接采用Ｑｕａｒｔｕｓ Ⅱ 软件中的嵌
图３３级ＣＩＣ抽取滤波器模型图
滤波器常结合半带滤波器来完成采样速率的抽取功能。滤波时只做加法运算，大大简化了计算量，从而降低后续电路的处理速度。本文的创新之处在于：应用现代ＤＳＰ技术设计ＣＩＣ抽取滤波器，图形化界面使设计简单易行，避免了繁琐的设计者甚至不需要了解ＦＶＨＤＬ语言编程；ＰＧＡ和硬件描述语言，真正实现了电子系统设计的黑盒子化、积木化和简
１引言
在数字信号处理中，随着采样速率的提高，采样后的数据流的速率变得很高，会导致后续的信号处理速度跟不上，／因此有必要对ＡＤ后的数据流进行降速处理。实现采样速率变换（抽取和内插）的关键问题是如何实现抽取前和内或者是采样率的分插后的数字滤波。无论抽取还是内插，数倍变换，都需要设计一个满足抽取和内插抗混叠要求的数字滤波器，该数字滤波器性能的好坏直接影响取样速率变换的效果以及实时处理能力。Ｃ没ＩＣ滤波器结构简单，只有加法器、积分器和寄存器，性能较好，是无线有乘法器，通信中的常用模块。而且Ｐ有极强的实时ＦＧＡ设计灵活，性和并行处理能力，所以基于ＦＰＧＡ的ＣＩＣ滤波器有很好／的性能和实用性。本文基于现代Ｄ以ＭＡＳＰ技术，ＴＬＡＢＤＳＰＢｕｉｌｄｅｒ为核心工具软件对ＣＩＣ抽取滤波器进行了ＦＰＧＡ设计。
１３８
雷能芳：基于ＦＰＧＡ的ＣＩＣ抽取滤波器设计与实现３．３系统硬件实时测试
第４０卷
只进行工程软件仿真远远不够，还必须进行硬件实时测试。测试电路如图５所示。首先将正弦信号的采样值以相位累加器Ａ数据表的形式存储在ＲＯＭ中，ｄｄｅｒ以频率控制字ｆ为步进进行相位累加，累加结果作为ＲＯＭ存储
ω）ｊＨ（ｅ｜｜＝
（）２
（）３
２ＣＩＣ抽取滤波器理论
所谓抽取是指将采样率降低的转换。图１为单级ＣＩＣ
１］。其包括两个基本组成部分：抽取滤波器框图［积分部分
（／）ＤＭ２ｓｉｎ ω （／）ｓｉｎ２ ω
４］。该数器的地址，取出相应的采样数据以得到正弦信号［
图２ＣＩＣ抽取滤波器的幅频特性
字正弦信号作为３级ＣＩＣ抽取滤波器的输入信号。
３基于ＤＳＰＢｕｉｌｄｅｒ的３级ＣＩＣ抽取滤波器设计
ＳＰＢｕｉｌｄｅｒ是Ａｌｔｅｒａ公司推出的一个面向ＤＳＰ开发Ｄ的系统级工具，以Ｍ使ａｔｌａｂ的一个Ｓｉｍｕｌｉｎｋ工具箱出现，得数字信号处理系统的ＦＰＧＡ设计完全可以通过Ｓｉｍｕｌｉｎｋ的图形化界面进行。同时ＤＳＰＢｕｉｌｄｅｒ提供了Ｑｕａｒｔｕｓ Ⅱ软／件和ＭＡ即ＳＴＬＡＢＳｉｍｕｌｉｎｋ工具之间的接口，ｉｎａｌＣｏｍ－ｇｉｌｅｒ模块。通过该模块可以将模型文件．ｍｄｌ转化为硬件ｐ，描述语言文件．并可以对其进行综合。之后的工作就ｖｈｄ
和梳状部分。其中，称为抽取因子。ＤＭ为大于１的整数，是设计参数，称为微分延迟。若滤波器的输入序列为ｘ（，，输出序列为ｙ（则ｙ（是把ｘ（每隔Ｍ－１个取一ｎ）ｎ）ｎ）ｎ）
修回日期：２０１１年７月８日，２０１１年８月２１日＊收稿日期：）作者简介：陕西省军民融合研究基金项目（编号：资助。１１ＪＭＲ０７作者简介：雷能芳，女，讲师，研究方向：信号与信息处理。
［５］入式逻辑分析仪ＳｉｎａｌＴａｉｎａｌＴａｇｐⅡ 进行测试。经ＳｇｐⅡ
方便。ＶＨＤＬ或ＶｅｒｉｌｏＨＤＬ语言更加直观、ｇ３．１系统模型图建立根据Ｃ按图３调用ＤＩＣ抽取滤波器的工作原理，ＳＰ并设ｉｍｕｌｉｎｋ库中的图形模块建立系统模型图，Ｂｕｉｌｄｅｒ和Ｓ置相应模块参数。其中抽取因子Ｍ为４。微分延迟Ｄ为１。模块ＳｉｎｅＷａｖｅ是数字正弦波信号源。
６］。单化［
３．２系统仿真验证与ＦＰＧＡ实现系统仿真结果如图４所示。从仿真波形可以看出，ＣＩＣ抽取滤波器的输入信号Ｘ经过４倍抽取之后，采样率降低，输出信号锯齿波形更加明显。
＊
Байду номын сангаас
摘要现场可编程门阵列（器件广泛应用于数字信号处理领域，而使用ＶＨＤＦＰＧＡ）Ｌ或ＶｅｒｉｌｏＨＤＬ语言进行设计比较复杂。针对ｇ软件无线电中的多速率信号处理技术，提出了一种采用Ｄ抽取滤波器的ＦＳＰＢｕｉｌｄｅｒ实现级联积分梳状（ＣＩＣ）ＰＧＡ实现方案。软件仿真和硬件测试验证了设计的正确性和可行性。关键词级联积分梳状滤波器；抽取；现场可编程门阵列；ＤＳＰＢｕｉｌｄｅｒ中图分类号ＴＮ７１３
ＤｅｓｉｎａｎｄＩｍｌｅｍｅｎｔａｔｉｏｎｏｆＣＩＣＤｅｃｉｍａｔｉｏｎＦｉｌｔｅｒＢａｓｅｄｏｎＦＰＧＡｇｐ
ＬＥＩＮｅｎｆａｎｇｇ（，Ｗ，Ｗ）ＳｃｈｏｏｌｏｆＰｈｓｉｃｓａｎｄＥｌｅｃｔｒｉｃａｌＥｎｉｎｅｅｒｉｎｅｉｎａｎＴｅａｃｈｅｒｓＵｎｉｖｅｒｓｉｔｅｉｎａｎ１４０００７ｙｇｇｙ（，ＡｂｓｔｒａｃｔｉｅｌｄＰｒｏｒａｍｍａｂｌｅＧａｔｅＡｒｒａＦＰＧＡ）ｄｅｖｉｃｅｓｉｓｗｉｄｅｌｕｓｅｄｉｎｔｈｅｆｉｅｌｄｏｆｄｉｉｔａｌｓｉｎａｌｂｕｔｉｔｉｓｃｏｍｌｉｃａｔｅｄｔｏｒｏｃｅｓｓｉｎＦｇｙｙｇｇｐｐｇ，ｄｅｓｉｎｕｓｉｎＶＨＤＬｏｒＶｅｒｉｌｏＨＤＬ．Ｆｏｒｔｈｅｍｕｌｔｉｒａｔｅｓｉｎａｌｔｅｃｈｎｏｌｏｉｎｓｏｆｔｗａｒｅｒａｄｉｏｔｈｉｓａｓｃｈｅｍｅｆｏｒｉｍ－ｒｏｃｅｓｓｉｎａｅｒｏｒｏｓｅｄ－ｇｇｇｇｇｙｐｇｐｐｐｐｌｅｍｅｎｔａｔｉｏｎｏｆＣａｓｃａｄｅＩｎｔｅｒａｔｏｒＣｏｍｂｄｅｃｉｍａｔｉｏｎｆｉｌｔｅｒｂａｓｅｄｏｎＦＰＧＡａｎｄＤＳＰＢｕｉｌｄｅｒ．Ｔｈｅｃｏｒｒｅｃｔｎｅｓｓａｎｄｆｅａｓｉｂｉｌｉｔｏｆｔｈｅｄｅｓｉｎｉｓｐｇｙｇｂｓｏｆｔｗａｒｅｓｉｍｕｌａｔｉｏｎａｎｄｈａｒｄｗａｒｅｔｅｓｔ．ｖｅｒｉｆｉｅｄｙ，，ＫｅＷｏｒｄｓＩＣｆｉｌｔｅｒｄｅｃｉｍａｔｉｏｎＦＰＧＡ，ＤＳＰＢｕｉｌｄｅｒＣｙＣｌａｓｓＮｕｍｂｅｒ７１３ＴＮ