FPGA的FIR抽取滤波器设计
FPGA的FIR抽取滤波器设计
FPGA的FIR抽取滤波器设计用FPGA实现抽取滤波器比较复杂，主要是因为在FPGA中缺乏实现乘法运算的有效结构，现在，FPGA中集成了硬件乘法器，使FPGA在数字信号处理方面有了长足的进步。
本文介绍了一种采用Xilinx公司的XC2V1000实现FIR抽取滤波器的设计方法。
具体实现结构设计基于抽取滤波器的工作原理，本文采用XC2V1000实现了一个抽取率为2、具有线性相位的3阶FIR抽取滤波器，利用原理图和VHDL共同完成源文件设计。
图1是抽取滤波器的顶层原理图。
其中，clock是工作时钟，reset是复位信号，enable是输入数据有效信号，data_in(17:0)是输入数据，data_out(17:0)是输出数据，valid是输出数据有效信号。
adder18是加法器模块，mult18是乘法器模块，acc36是累加器模块，signal_36to18是数据截位器模块，fir_controller是控制器模块。
控制器定时向加法器、乘法器和累加器发送数据或控制信号，实现流水线操作。
图1 抽取滤波器顶层原理图控制器控制器是抽取滤波器的核心模块，有两个功能：一是接收输入数据，二是向其它模块发送数据和控制信号。
它根据加法器、乘法器和累加器的时序特性，有规律地向加法器发送抽头数据，向乘法器发送系数，向累加器发送控制信号，让加法器、乘法器和累加器在每个时钟周期都完成指定的任务，从而实现流水线操作。
控制器用VHDL语言描述，用寄存器存放抽头和系数。
加法器加法器的输入和输出都是18 bit，用VHDL语言描述实现。
它有两个工作时钟的延迟，在输入数据准备好的情况下，第一个时钟得出相加结果，第二个时钟把相加结果锁存输出。
乘法器乘法器为18 bit输入，36bit输出，用库元件MULT18X18S和36 bit锁存器实现。
MULT18X18S是XC2V1000自带的18×18bit硬件乘法器，单个时钟就可完成乘法运算。
基于FPGA的FIR滤波器设计
该单元 实现 的功能是将输人数据 移位 存储到移位寄存器
中 。对 ＦＲ滤 波 器 进 行 分 析 可 知 ： 于 每 次 采 样 ， 需 要 利 用 Ｉ 对 都 本 次 采 样 之 前 的 Ｎ １ 采 样 值 （ 处 采样 值 Ｎ １ ９， 样 Ｎ 一个 此 一 为 ）这
号 ｘｔ ＡＤ转换后 ， 成数 字滤波 器 Ｈｚ的输入信 号 ｘ ）它 经 ／ （ ） 形 （ ） （， ｎ
是 一 组 由模 拟 信 号 经过 取 样 和 量 化 的数 字 量 ，数 字 滤 波 器 的
１
输 出信号 ｙ ） （ 经过 ＤＡ转换恢 复为去噪的模拟信号 ｙ） ｙｎ ｎ ／ （或 （） ｔ
ｒ ｌ ａ ｉ ｆ ａｎ ｍ ｏ ｌｓ ｏ Ｉ Ｉ ｒ ｉａｌ ， ｅ （ ｈ ｙ ｔｍ ｉ ｕａｔ ｎ ａ ｄ ｖ ｉｉ ｉｎ ｏ Ｉ ｉｅ ｓ ｅａｉ ｔ ｚ ｏｎ ｏ ｉ ｄｕｅ ｆＦ Ｒ ｔ ｓ Ｆｎ ｌ ｗ ｍ ｅ ｙ ３ ｔ ｅ ｓ ｓｅ ｓｍ Ｉ ｉ ｎ ｅｒ ｃ ｏ ｆＦ Ｒ ｆｔ ｒ ｏ ｏ ｆ ａｔ ｌ ａ ｇ ｉ ｍ ； ｓｒｂ ｔ ｌ ｒ ｈ ｌ ｏｒｈ ｄｉｔｉｕ ｅ ａｇｏ ｉ ｍ ｔ ｔ
ｍｅ ｔ ｏｔ ｉｅｓｔｏ ｈｎ） ｎｓｑ ｏ ｕ ａｉｎ ｈ ｎ ｉ ａｙａ ３０ １ ｎ（ ｒｈＵｎｖｒｉ ｆ ｉａ； ｉ ，ｆ ｃｔ ， ａｘ ｉ ｎ０ ０ ５ ） Ｎ ｙ Ｃ Ｍｉ ｔ Ｅｄ ｏＳ Ｔ ｕ
摘 要： 数字 滤波 器在数 字信 号处理 中占有很 重要 的地位 ， 该文介 绍 了 ＦＲ滤 波 器的两种 实 现算法 ： Ｉ 乘累 加算 法和
Ｚｈ ｎ ａ ｍｅ，ｈ ｏ Ｄｏ ｇ－ ，ｅ ｇ Ｙａ ｊ ｎＹｕＳｈ ｎｇｓ’ ｆｅａｄＴ ｃｎ ｌｇ ｎＥｅ— ａ ｇＸｉｏ－ ｉ ａ ｎ ｅＦ ｎ ｎ－ｕ ， ｕａ （（ ｌ ｎ ｅｈ ｏ ｙ ｌｃ Ｚ ｉ ｃ Ｐ ｏ ０
基于FPGA的FIR滤波器设计
基于FPGA 的FIR 滤波器设计一 、设计目的为了帮助学生深入理解和消化基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将《数字信号处理》、《集成电路原理与应用》和《《FPGA 系统设计与应用》几门课程融合在一起开设的FPGA 综合实验课程设计。
本次完成的是利用FPGA 来完成FIR 滤波器的设计、程序设计和实验调试任务。
二、设计要求（1）基本要求利用所学知识，采用VHDL 语言完成FIR 滤波器的设计仿真。
要求用VHDL 编程设计底层文件，顶层文件可任意（可用原理图方式或文本方式）；完成仿真文件（包括MATLAB 和QUARTUSII 两种仿真）并对其结果比较。
具体设计指标如下： （1）采样频率S F =80KHz ；（2）截止频率KHz F C 10=；（3）输入序列为10位（最高位为符号位）； （4）窗口类型为kaiser 窗，β=0.5 ； （5）滤波器长度为16 ； （6）输出结果保留10位。
（2）提高部分根据所学知识，设计出一个具有频率控制功能DDS ，要求输出频率分别为10KHz 和100KHz ，将输出的两路数字信号进行叠加，并通过所设计的FIR 滤波器进行滤波，将滤波输出的数字信号通过D/A 转换电路输出波形，并用示波器观察输出波形，并完成测试结果分析。
结构框图如图1-1所示。
图2-1 整体结构框图三、设计原理3.1 FIR 滤波器由线性系统理论可知，在某种适度条件下，输入到线性系统的一个冲击完全可以表征系统。
当我们处理有限的离散数据时，线形系统的响应（包括对冲击的响应）也是有限的。
若线性系统仅是一个空间滤波器，则通过简单地观察它对冲击的响应，我们就可以完全确定该滤波器。
通过这种方式确定的滤波器称为有限冲击响应（FIR)滤波器。
3.2 线性FIR 滤波器原理FIR 滤波器响应（简称FIR ）系统的单位脉冲响应()h n 为有限长序列，系统函数()H z 在有限z 平面上不存在极点，其运算结构中不存在反馈支路，即没有环路。
基于FPGA的高速FIR数字滤波器设计的开题报告
基于FPGA的高速FIR数字滤波器设计的开题报告一、选题意义数字信号处理是一种关键技术，广泛应用于通信、雷达、音视频处理等领域。
而数字滤波器是数字信号处理的重要组成部分之一，用于移除信号中的噪声、加强特定频率成分等。
FIR数字滤波器是一种广泛应用的数字滤波器，它具有运算速度快、实现简单等特点。
FPGA作为一种可编程逻辑器件，具有可重构性、高速度、低功耗、高可靠性等优点，在数字信号处理领域得到了广泛应用。
本课题旨在利用FPGA高性能特点，设计开发一种基于FPGA的高速FIR数字滤波器，满足在特定应用场景下对信号的快速处理需求，具有重要的理论意义和实际应用价值。
二、主要内容1. 对FIR数字滤波器的算法原理进行分析和设计，包括常见的窗函数设计、有限脉冲响应设计等，选择比较优的算法。
2. FPGA数字滤波器的硬件设计，包括数据的输入输出接口、滤波算法实现和时序控制器设计。
3. FPGA数字滤波器的仿真设计，包括基于MATLAB的算法仿真和基于ModelSim的硬件仿真等。
4. FPGA数字滤波器的实现与验证，包括采用相应工具对FPGA数字滤波器进行编译下载，将实验结果与仿真结果进行比较与分析。
5. 对设计的FPGA数字滤波器进行性能测试，包括运算速度、滤波效果等方面的测试，将其结果与已有的数字滤波器进行对比分析。
三、技术路线1. 确定常见的FIR数字滤波器设计算法，并选择较优的算法设计数字滤波器。
2. 设计FPGA数字滤波器的硬件结构，包括输入输出模块、滤波模块和时序控制模块等；并根据所选算法设计硬件逻辑。
3. 采用MATLAB进行设计算法的理论分析，从理论上验证算法的优越性。
4. 采用ModelSim进行硬件电路仿真，进行设计参数调整和错误修正，保证硬件逻辑的正确性和同步性。
5. 采用Quartus II进行编译下载，将设计的FPGA数字滤波器实现于FPGA芯片中，测试其性能。
四、研究难点1. 在设计算法时，需要充分了解各种滤波器设计算法的优缺点，并选择适合特定场景的算法。
基于FPGA的FIR滤波器设计与仿真
数字滤波器； 分布 式 算 法 ；Ｐ Ａ ＦＧ 中图分 类 号 Ｔ ３ １ Ｐ １ 文 献标 志 码 Ａ
滤波器需 要执行 无 限数量 卷 积 ， 能得 到较 好 的 幅度特性 ， 相位 特性 其 是非线性 的 ； Ｉ 波器 由有 限个 采样 值 组 成 ， 构 成 的系 统总 是稳 ＦＲ滤 其 定 的 ， 易于实现 线性相 位 …． 且 由于 在语音 信 号处 理 、 图像 处理 、 数字 通信等传 输过程 中不能有 明显 的相位失真 ， ＦＲ滤波器在 满足一定 而 Ｉ 对称条件 下可 以实现 Ｉ Ｉ Ｒ滤波器 难 以实 现 的线 性相 位 ， 因而得 到广泛
特 别适合如 ＦＲ、丌 等数 字信号处 理任务 ． Ｉ Ｆ 利用 Ｆ Ｇ Ｐ Ａ可 以重 复配置 高精 度的 ＦＲ滤波器 ， 用 Ｖ Ｄ Ｉ 使 Ｈ Ｌ硬件 描述语 言改变滤 波器 的系数和
阶数 ， 能实 现大 量 的卷 积运 算算 法 Ｊ 结合 Ｍ ｘｌｓ 具软 件 的辅 并 ． ａｐｕ 工
案速 度 快 、 时性 好 、 省 硬 件 资 源 ， 实 节 具 有重 要 的 工程 应 用价 值 ． 关 键 词
实 现数字化 是 控 制 系统 的重 要发 展 方 向 ， 而数 字 信 号处 理 已在
通信 、 语音 、 图像 、 自动控 制 、 达 、 事 、 空 航 天等 领 域 广 泛应 用 ． 雷 军 航 数 字信号 处 理 方 法 通 常 涉 及 变 换 、 波 、 谱 分 析 、 码 解 码 等 处 滤 频 编 理¨． 数字滤 波是数 字信号处 理重 要 环节 ， 它能 满 足滤 波器 对幅度 和 相 位特性 的严格 要 求 ， 克服 模 拟 滤 波器 所 无 法解 决 的 电压 和 温度 漂 移 以及噪声 等 问题 ， 而有 限冲激 响应 ＦＲ滤 波器在设计 任意 幅频 特性 Ｉ 的同时能够保证 严格 的线性相 位特性 ． 数 字滤波器 根 据其 冲激 响应 函数 的 时域 特性 ， 分 为无 限 长 冲 可
fir数字滤波器的设计与实现
FIR数字滤波器的设计与实现介绍在数字信号处理中，滤波器是一种常用的工具，用于改变信号的频率响应。
FIR （Finite Impulse Response）数字滤波器是一种非递归的滤波器，具有线性相位响应和有限脉冲响应。
本文将探讨FIR数字滤波器的设计与实现，包括滤波器的原理、设计方法和实际应用。
原理FIR数字滤波器通过对输入信号的加权平均来实现滤波效果。
其原理可以简单描述为以下步骤： 1. 输入信号经过一个延迟线组成的信号延迟器。
2. 延迟后的信号与一组权重系数进行相乘。
3. 将相乘的结果进行加和得到输出信号。
FIR滤波器的特点是通过改变权重系数来改变滤波器的频率响应。
不同的权重系数可以实现低通滤波、高通滤波、带通滤波等不同的滤波效果。
设计方法FIR滤波器的设计主要有以下几种方法：窗函数法窗函数法是一种常用简单而直观的设计方法。
该方法通过选择一个窗函数，并将其与理想滤波器的频率响应进行卷积，得到FIR滤波器的频率响应。
常用的窗函数包括矩形窗、汉宁窗、哈密顿窗等。
不同的窗函数具有不同的特性，在设计滤波器时需要根据要求来选择合适的窗函数。
频率抽样法频率抽样法是一种基于频率抽样定理的设计方法。
该方法首先将所需的频率响应通过插值得到一个连续的函数，然后对该函数进行逆傅里叶变换，得到离散的权重系数。
频率抽样法的优点是可以设计出具有较小幅频纹波的滤波器，但需要进行频率上和频率下的补偿处理。
最优化方法最优化方法是一种基于优化理论的设计方法。
该方法通过优化某个性能指标来得到最优的滤波器权重系数。
常用的最优化方法包括Least Mean Square（LMS）法、Least Square（LS）法、Parks-McClellan法等。
这些方法可以根据设计要求，如通带波纹、阻带衰减等来得到最优的滤波器设计。
实现与应用FIR数字滤波器的实现可以通过硬件和软件两种方式。
硬件实现在硬件实现中，可以利用专门的FPGA（Field-Programmable Gate Array）等数字集成电路来实现FIR滤波器。
基于FPGA的异步FIR滤波器接口电路设计
ｂｅ ｉ ｇｎ
ｆ （ ３ ； ＞ ＝２ ｋ＝ ｏ ｋ＝ ３ ｋ ｒ ； ｋ一１ ）
ｉ ｋ＝＝２ ａ ２ ＜＝ｄｔｉ； ｆ （ ）ｒｍ［ ］ ａａ ｎ ｅｓ ｒｍ［ ］＜＝ ａ ｋ一１ ； ｌ ａ ｋ ｅ ｒｍ［ ］
ＥＮ １＜ ＝ ～ＥＮ １ Ｓ Ｓ ：
ｅ ｎｄｏ
率 的情况下 ， 可能少地使用硬件资源 ， 口设计 尽 接
。
位 ） 累加 器完 成前 一 级乘 积 与后 一 级 乘积 的 累加 。 （ 定有符 号数 累加模 块 的累加 和输 出为 ２ ） 设 １位 。 本设计 将 数据运 算模 块设 计 成 一个 以 Ｅ Ｎ Ｓ １使
图 ３ 异 步 ＦＲ 滤 波 器 接 口设 计 原 理 框 图 Ｉ
能 的有 限状态 机 ， 存在 ４种状 态 。 共
Ｄ ：０ ３ ６ ／．ｓｎ １０ —８ ４ ２ １ ． １ ０ １ ＯＩ １ ． ９ ９ ｊ ｉ ．０ １３ ２ ．０ ２ ０ ． ２ ｓ
基 于 Ｆ ＧＡ 的异 步 Ｆ Ｒ 滤 波 器接 口电路 设 计 Ｐ Ｉ
李 鸿 ， 叶 燕
（ 湘潭 职业技术学 院， 湖南 湘潭 ４ １０ ） １ １２
摘
要 ： 绍 了基 于 四相 单轨 握 手 协议 的 异 步 ＦＲ 滤 波 器接 １ 介 Ｉ ： ２电路 的设 计 。 分 析 了异 步 接 口 电路 互 联 模 型 及 原
理 ， 出了一种基 于存储 器和状 态机 实现异步握 手接 口电路 的全新 方案 ， 提 实现 了 ＦＲ滤波器功 能和异步接 口控 制 Ｉ 功 能。对设计进行 了波形仿真及结果分析 ， 验证 了设 计方案的可行性。
表 １ Ｆ Ｒ 滤 波 器 系数 Ｉ
浮点形式 二进制形式 浮点形式 二进制形式
基于FPGA的FIR数字滤波器设计与仿真
ａ ｉｎ ｌｓ ｐ ｒｔｏ ， ｓｏ ａｉ ｎ ｏ ｈ ｐ ｎ ． Ｉ ｌ ｒ ｉ ｗ ｄ ｌ ｓ ｄ ｂ ｃ ｕ ｅ ｏ ｔ ｔ ｃ ｈ ｓ ｉｔｒｉｎ ａ ｄ ｓ ａ ｐ ｃ ｔ ｏ ｓ ｓ ａ ｅ ａ ａｉｎ ｒ ｔ ｒ ｔ ｒｓ ａ ｉｇ Ｆ Ｒ ｆ ｔ ｓ ｉ ｅｙ ｕ ｅ ｅ ａ ｓ ｆｉ ｓ ｉ ｔｐ ａ ｅ ｄ ｓ ｔ ｏ ｎ ｈ ｒ ｕ — ｆ ｇ ｅ ｏ ｉ ｅ ｓ ｒ ｏ
ｃ ａ ａ ｔｒｓｉ． ｈ ａ ｉ ｈ ｏ ｙｏ ｉ ｉ ｌｆ ｔｒａ ｄ ｔ ｅ ｍｅｈ ｄ ｏ ａ ｉａｉ ｎ ａ ｅ ｒ ｓ ａ ｃ ｅ ． ｈ ｅ ｉ ｎ ｏ ｅ ｒｑ ｉ ｄ ｄ ｇｔ ｌ ｈ ｒ ｃ ｅ ｉ ｃＴ ｅｂ ｓｃ ｔ ｅ ｒ ｆｄ ｇｔ ｌｅ ｎ ｈ ｔ ｏ ｆ ｅ ｌ ｔ ｒ ｅ ｅ ｒ ｈ ｄＴ ｅ ｄ ｓｇ ｆｔ ｅ ｕ ｒ ｉｉ ｔ ａ ｉ ｒ ｚ ｏ ｈ ｅ ａ ｉ ｅ ｓｇｖ ｎ ｕ ｉｇ ｔ ｅ ｓｍｕ ａｅ ｓ ｆ ｒ ｆＭＡＴ ＡＢ．ｎ ｈ ｉ ｌ ｔ ｒ ｓ ｌ ｉ ｉｅ ． ｆ ｔｒｉ ｉｅ ｓｎ ｈ ｉ ｌｔ ｏ ｔ ａ ｅ ｏ ｌ ｗ Ｌ ａ ｄ ｔ ｅ ｓｍｕａ ｅ ｅ ｕ ｔ ｓｇｖ ｎ Ｋｅ ｒ ｓｆ ｔ ｒ ｄ ｇｔ ｌ ｃ ｎｒ ｌｓ ｓｅ ／ ｃｌ ｙ ｉ ｓａｌ ｔ ｎ ｒ ｖ ｅ ｄ ｓｒ ｕ ｅ ｌ ｏｉ ｍ ； ｎ ｏ ｆ ｎ ｔ ｎ ｙ ｗｏ ｄ ：ｉ ｅ ； ｉｉ ； ｏ ｔｏ ｙ ｔ ｍｓｆ ｉ ｔ ｎ ｔｌ ｉ ｅ ｉｗ； ｉｔ ｂ ｔ ｄ ａｇ ｒｔ ｌ ａ ａ ｉ ａｏ ｉ ｈ ｗｉ ｄ ｗ ｃ ｉ ｕ ｏ
ｙ∑ｃ］２ ＋ ｂ２ｆ ＝ 【ｌ ∑Ｘ ］ ｎ一 ［ ｎ
ｎ ＝ ０ Ｌ ＝ ０ Ｊ
（ ３ ）
分 布 式 算 法 是 一 种 以 实 现 乘 加 运 算 为 目的 的运 算 方 法 。 它 与传 统 算 法 实 现 乘 加 运 算 的 不 同 在 于执 行 部 分 积 运 算 的先 后顺序。 该算 法 利 用一 个 查 找 表 （Ｕ ） 现 映射 ， 用 一 个 ２ Ｌ Ｔ实 即 字 宽 、 先 编 好 程 序 的 Ｌ Ｔ接 收 一个 Ⅳ 位 输 入 向 量 Ｘ＝ 】 预 Ｕ Ｉ 【 ， ｘ０ ％［ ， ， ［－ ｌ 映 射 ， 查 找 表 的 查 找后 直接 输 出 部 分 积 。 １ … ｘ Ｎ ｌ】 】 ￣ 的 经 与传 统 算 法 相 比 ， 布式 算 法 可 极 大 的 减 少 硬 件 电路 的规 模 ， 分
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
FPGA的FIR抽取滤波器设计
用FPGA 实现抽取滤波器比较复杂，主要是因为在FPGA 中缺乏实现乘法运算的有效结构，现在，FPGA 中集成了硬件乘法器，使FPGA 在数字信号处理方面有了长足的进步。
本文介绍了一种采用Xilinx 公司的XC2V1000 实现FIR 抽取滤波器的设计方法。
具体实现
结构设计
基于抽取滤波器的工作原理，本文采用XC2V1000 实现了一个抽取率为2、具有线性相位的3 阶FIR 抽取滤波器，利用原理
控制器
控制器是抽取滤波器的核心模块，有两个功能：一是接收输入数据，二
是向其它模块发送数据和控制信号。
它根据加法器、乘法器和累加器的时序特性，有规律地向加法器发送抽头数据，向乘法器发送系数，向累加器发送控制信号，让加法器、乘法器和累加器在每个时钟周期都完成指定的任务，从而
实现流水线操作。
控制器用VHDL 语言描述，用寄存器存放抽头和系数。
加法器
加法器的输入和输出都是18 bit，用VHDL 语言描述实现。
它有两个工作时钟的延迟，在输入数据准备好的情况下，第一个时钟得出相加结果，第二
个时钟把相加结果锁存输出。
乘法器
乘法器为18 bit 输入，36bit 输出，用库元件MULT18X18S 和36 bit 锁存器实现。
MULT18X18S 是XC2V1000 自带的18 乘以18bit 硬件乘法器，单个时钟就可完成乘法运算。
36 bit 锁存器工作于时钟的上升沿，用VHDL 语言。