FIR数字滤波器的FPGA实现

ａ＿ｔｅｍｐ５［１：０］＝２′ｂ００；
……
／／定义所用的寄存器
ａ＿ｔｅｍｐ６［８：１］＝ａｎｄ８１（ａ， ｂ［１］）；
陈晓勇， 等： ＦＩＲ 数字滤波器的 ＦＰＧＡ 实现
·９３·
ａ＿ｔｅｍｐ６［０］＝０； ａ＿ｔｅｍｐ７＝ａｎｄ８１（ａ， ｂ［０］）； ｅｎｄ ｅｎｄｍｏｄｕｌｅ
８ 阶线性相位结构型 ＦＩＲ 滤波器仿真波形
技大学出版社， ２００２． ［３］ （ 美） Ｓａｍｉｒ Ｐａｌｎｉｔｋａｒ． Ｖｅｒｉｌｏｇ ＨＤＬ 数字设计与综合［Ｍ］． 夏
宇闻， 胡燕祥， 刁岚松， 译． ２ 版．北京： 电子工业出版社， ２００４． ［４］ 王 诚， 吴继华． Ａｌｔｅｒａ ＦＰＧＡ／ＣＰＬＤ 设计［Ｍ］． 北京： 人民 邮电出版社， ２００５． ［５］ 王 旭 东 ， 刘 渝 ． ＦＩＲ 的 ＦＰＧＡ 实 现 及 其 Ｑｕａｒｔｕｓ ＩＩ 与 ＭＡＴＬＡＢ 仿真［Ｊ］． 电子工程师， ２００４， ３０（ ５） ： ４９－ ５１．
关键词： ＦＩＲ 数字滤波器； ＦＰＧＡ； Ｑｕａｒｔｕｓ ＩＩ； 线性相位
中图分类号： ＴＮ７１３＋．７
文献标识码： Ａ
Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ ＦＩＲ Ｆｉｌｔｅｒ ｗｉｔｈ ＦＰＧＡ
ＣＨＥＮ Ｘｉａｏ－ ｙｏｎｇ， ＣＨＥＮ Ｊｉａｎ－ ｐｉｎｇ， ＬＵ Ｄａｎ－ ｑｉａｎ （Ｓｃｈｏｏｌ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ， Ｎａｎｔｏｎｇ Ｕｎｉｖｅｒｓｉｔｙ， Ｎａｎｔｏｎｇ ２２６０１９， Ｃｈｉｎａ） Ａｂｓｔｒ ａｃｔ： Ｔｈｉｓ ｐａｐｅｒ ｉｎｔｒｏｄｕｃｅｄ ｈｏｗ ｔｏ ｄｅｓｉｇｎ ａ ＦＩＲ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｂｙ ｕｓｉｎｇ ａｎ ａｄｄ－ ｔｒｅｅ ｆｕｎｃｔｉｏｎ ａｎｄ ｔｈｅ ｌｉｎｅａｒ－ ｐｈａｓｅ ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ ＦＰＧＡ． Ｔｈｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｗａｓ ｓｉｍｕｌａｔｅｄ ｔｈｒｏｕｇｈ ｔｈｅ Ｖｅｒｉｌｏｇ ＨＤＬ ｉｎ Ｑｕａｒｔｕｓ ＩＩ． Ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ｗａｙ ｏｆ ｕｓｉｎｇ ｓｈｉｆｔ－ ａｄｄｅｒ ｆｕｎｃｔｉｏｎ ａｎｄ ｄｉｒｅｃｔ ＦＩＲ ｍｏｄｅｌ， ｔｈｉｓ ｗａｙ ｉｓ ｂｅｔｔｅｒ． Ｅｓｐｅｃｉａｌｌｙ ｗｈｅｎ ｔｈｅ ｏｒｄｅｒｓ ｏｆ ｔｈｅ ｆｉｌｔｅｒ ｉｎｃｒｅａｓｅ， ｔｈｅ ａｄｖａｎｔａｇｅ ｗｉｌｌ ｂｅ ｍｏｒｅ ｏｂｖｉｏｕｓ．
陈晓勇， 陈建平， 陆旦前
（ 南通大学 计算机科学与技术学院， 江苏 南通 ２２６０１９）
摘 要 ： 介 绍 了 采 用 加 法 器 树 和 线 性 相 位 结 构 在 ＦＰＦＡ 上 实 现 ＦＩＲ 数 字 滤 波 器 的 方 法 ， 并 通 过 Ｖｅｒｉｌｏｇ ＨＤＬ 用 Ｑｕａｒｔｕｓ ＩＩ 进行了仿真． 相对于采用传统的移位相加乘法器和直接型结构的 ＦＩＲ 滤波器设计， 这种实现方式在性能 上有明显的优势， 使执行效率得到了较大提高． 尤其在滤波器的阶数较大的情况下， 优势会更明显．
ａｓｓｉｇｎ ｏｕｔ＝ｃ１＋ｃ２；
ｆｕｎｃｔｉｏｎ［７：０］ ａｎｄ８１； ／／该函数实现 ８ｘ１ 位乘法器
ｉｎｐｕｔ［７：０］ ｏｐｅｒａｎｄ；
图 １ ８ 位移位相加乘法器仿真波形图
ｉｎｐｕｔ ｓｅｌ； ａｎｄ８１＝（ｓｅｌ）？（ｏｐｅｒａｎｄ）：８′ｂ００００００００；
本 例 中 的 乘 法 器 件 使 用 了 加 法 器 树 乘 法 器 ｅｎｄｆｕｎｃｔｉｏｎ
数位数减 １， 加法器精度为 ２ 倍操作数位数， 需要
ａ＿ｔｅｍｐ２［４：０］＝５′ｂ０００００；
的与门数等于操作数的平方． 因此 ８ 位乘法器需要
ａ＿ｔｅｍｐ３［１１：４］＝ａｎｄ８１（ａ， ｂ［４］）；
７ 个 １６ 位加法器和 ６４ 个与门． 可以看出， 这种方法
ａ＿ｔｅｍｐ３［３：０］＝４′ｂ００００；
所使用的器件数目较之前有所增加， 但非常适用于
ａ＿ｔｅｍｐ４［１０：３］＝ａｎｄ８１（ａ， ｂ［３］）；
对速度要求较高的场合．
ａ＿ｔｅｍｐ４［２：０］＝３′ｂ０００；
附加法器树乘法器模块实现 Ｖｅｒｉｌｏｇ ＨＤＬ 代码：
ａ＿ｔｅｍｐ５［９：２］＝ａｎｄ８１（ａ， ｂ［２］）；
ｍｏｄｕｌｅ ａｄｄ＿ｔｒｅｅ（ｏｕｔ， ａ， ｂ， ｃｌｋ）；
时， 乘积需延时 １６０ ｎｓ 才能输出 ， 速 度 比 较 慢． 因 ａｓｓｉｇｎ ｏｕｔ３＝ａ＿ｔｅｍｐ４＋ａ＿ｔｅｍｐ５；
此， 在高速应用系统中， 一般不采用该方法．
ａｓｓｉｇｎ ｏｕｔ４＝ａ＿ｔｅｍｐ６＋ａ＿ｔｅｍｐ７；
ａｓｓｉｇｎ ｃ１＝ｏｕｔ１＋ｏｕｔ２；
ａｓｓｉｇｎ ｃ２＝ｏｕｔ３＋ｏｕｔ４；
图 ３ ８ 位加法器树乘法器仿真波形图
பைடு நூலகம்
图 ３ 给出了 ８ 位加法器树乘法器仿真波形． 可
８ 阶直接型 ＦＩＲ 滤波器波形
以看到， 同样的 ８ 位乘法， 使用加法器树乘法器， １ 图 ４ ８ 阶直接型与线性相位结构型 ＦＩＲ 滤波器仿真波形比较
个 ８ 位乘法在一个时钟周期就可完成运算， 因此延
在 ８ 阶下两种结构滤波器的差距还不是很明
器和有限冲激响应（ ＦＩＲ） 滤波器两种． 硬件实现 ＦＩＲ 直 接 实 现 将 占 用 大 量 的 逻 辑 单 元 ， 这 种 直 接 实 现
滤 波 器 ， 对 于 处 理 速 度 有 很 高 的 要 求 ． 本 文 基 于 ＦＩＲ 滤波器的方法在速度和节省资源上都不是最有
ＦＰＧＡ 实现 ＦＩＲ 滤 波 器 ， 通 过 对 算 法 及 滤 波 器 结 构 效的［１］．
时比一般的移位相加乘法器要小得多．
显， 修改程序实现一个 ２０ 阶的滤波器， 再次比较这
２．２ 采用线性相位结构
两种不同结构的滤波器的仿真结果（ 见图 ５） ．
线性相位特性也是 ＦＩＲ 滤波器的突出优点． 常
表 １ ８ 阶直接型与线性相位结构型 ＦＩＲ 滤波器资源使用比较
用的线性相位 ＦＩＲ 滤波器， 其单位冲激响应均为实
ａ＿ｔｅｍｐ［６：０］＝７′ｂ０００００００；
器实现， 这样在一个时钟周期内就可以完成之前需
ａ＿ｔｅｍｐ１［１３：６］＝ａｎｄ８１（ａ， ｂ［６］）；
要 ８ 个时钟周期才完成的移位并相加的操作， 延时
ａ＿ｔｅｍｐ１［５：０］＝６′ｂ００００００；
大大缩短了． 加法器树使用的加法器数目等于操作
ａ＿ｔｅｍｐ２［１２：５］＝ａｎｄ８１（ａ， ｂ［５］）；
（ ａｄｄ＿ｔｒｅｅ） ， 在图 ２ 中左侧为 ８ 个 ８ 位×１ 位乘法器， ａｌｗａｙｓ ＠（ｐｏｓｅｄｇｅ ｃｌｋ）
每个乘法器可以用 ８ 个与门实现， 共需要 ８×８ 个与
ｂｅｇｉｎ
门． 这样可以保证在一个时钟周期内完成所有的移
ａ＿ｔｅｍｐ［１４：７］＝ａｎｄ８１（ａ， ｂ［７］）；
位运算． 最终的移位后的相加通过一个并行的加法
第６卷 第２期 ２００７ 年 ６ 月
南通大学学报（ 自然科学版） Ｊｏｕｒｎａｌ ｏｆ Ｎａｎｔｏｎｇ Ｕｎｉｖｅｒｓｉｔｙ （ Ｎａｔｕｒａｌ Ｓｃｉｅｎｃｅ）
文章编号： １６７３－ ２３４０（ ２００７） ０２－ ００９１－ ０４
Ｖｏｌ．６ Ｎｏ．２ Ｊｕｎ． ２００７
ＦＩＲ 数字滤波器的 ＦＰＧＡ 实现
２００７ 年
实现硬件乘法运算的最基本的方式是移位相加 乘法器［３］． 其乘法原理是： 乘法 通 过 逐 项 移 位 相 加 原 理来实现， 从被乘数的最低位开始， 若为 １， 则乘数 左移后与上一次的和相加； 若为 ０， 左移后以全零相 加， 直至被乘数的最高位［４］．
移位相加通过将卷积运算转换为加减法运算， 例如 ｙ（ｎ）＝ｘ（１）ｈ（１）＋……＋ｘ（ｎ）ｈ（ｎ）， 将 ｘ（ｎ）由低位起逐 位与 ｈ（ｎ）相乘， 结果则移位相加［５］， 其特点是硬件资 源耗用较少， ８ 位的乘法器只需要一个 １６ 位移位寄 存器和一个 １６ 位加法器即可实现． 但在每个时钟周 期内只能完成一次移位并相加的操作， 也就是说一 个 ８ 位乘法器需要 ８ 个时钟周期才能完成．
采 用 ４ ｂｉｔ 输 入 ， １１ ｂｉｔ 输 出 ， 乘 法 器 采 用 加 法 器
树方 式实 现． 利 用 Ｑｕａｒｔｕｓ ＩＩ 进 行 仿 真 ， 可 以 看 到
对称型和直接型两种实现方式的结果是一致的 （ 见图 ４） ．
将设计项目 综合 到 Ｓｔｒａｔｉｘ 系列 的 ＥＰ１Ｓ１０Ｆ４８４Ｃ５ 中， 对比两种方式的器件资源使用情况． 由表 １ 可 以看出， 对称结构的资源使用相对较少， 这正是由 于线性相位滤波器减少了乘法器数目的结果． 同时 进行时序分析可看出对称结构的时钟频率可达到 １６５．８１ ＭＨｚ， 而普通直接型结构则只有 １４５．０７ ＭＨｚ．
ａ×１２８ ｂ７
ａ×６４ ｂ６
ａ×３２ ｂ５
ａ×１６ ｂ４
ａ×８ ｂ３
ａ×４ ｂ２
ａ×２ ｂ１
ａ ｂ０
ｙ＝ａ×ｂ
图 ２ 加法器树乘法器示意图
图 １ 给出了 ８ 位移 位 相 加 乘 法 器 Ｑｕａｒｔｕｓ ＩＩ 的 ａｓｓｉｇｎ ｏｕｔ１＝ａ＿ｔｅｍｐ＋ａ＿ｔｅｍｐ１；
仿真波形， 由仿真结果可以看到， 时钟周期为 ２０ ｎｓ ａｓｓｉｇｎ ｏｕｔ２＝ａ＿ｔｅｍｐ２＋ａ＿ｔｅｍｐ３；
进行优化， 使执行效率得到了较大提高．
２ 改进方法
１ 基本的 ＦＩＲ 滤波器的实现算法
２．１ 优化乘法器结构
ＦＩＲ 滤波器（ 有限冲激响应滤波器） 的直接型输
乘法器的速度影响着整个系统的速度， 如果可
Ｎ－ １
! 出 ｙ（ ｎ） 为： ｙ（ ｎ） ＝ ｈ（ ｉ） ｘ（ ｎ－ ｉ） ． ｉ＝０
以实现快速乘法器的设计， 则可以大大提高整个系 统的速度［２］．