calibre寄生提取

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Calibre使用简介B

Calibre使用简介B

© 2006 微电子中心
2019年12月
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因为做DRC 会产生很多文件,建议建立一个专属于此Layout 做DRC 时的 新文件夹。然后拷贝Rule File 至此工作目录下。
从版图中导出GDS文件至此工作目录下,亦可在Calibre DRC 图形界面中 选择从当前版图中导出GDS文件。
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一般用于金属的间距检查。
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Enclosure 指令
Enclosure 指令一般用于检查polygon 的overlap(交迭),可以 用来检查两个不同layer 的polygon 之间的关系。如下图所示:
Enclosure layer_a layer_b 是layer_a 的外边(exterior edge)与 layer_b 的内边(interior edge)的关系。
此软件的操作界面主要分为图形模式(GUI)(graphical user interface) Calibre Interactive与指令模式(Command Line),其 中图形模式可以单独启动,亦可与Virtuoso 等软件相连接,其操 作界面皆相同;指令模式则是类似于Dracula 的操作方式。
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DRC Rule File
Calibre 是一个基于边(edge)的DRC/LVS 工具,所有的运算都 是基于“边”来进行的。边有内边和外边之分。
如上图所示,任一个polygon 的边都分为两部分,polygon 内部 那一面的称为内边(interior side edge),外部的称为外边 (exterior side edge)。理解这个定义对于理解calibre 复杂的指 令是十分有用的。

Calibre LVS的使用方法

Calibre LVS的使用方法


了重要的数据文件和子目录,并且在用
RVE反标及xCalibre
• 的数据;
进行寄生参数提取时需要用到该目录下
• TOPCELL.rep Calibre LVS Report File,所有 的错误信息均在该文件中,

查错过程主要就是基于此文件;
• TOPCELL.rep.ext Calibre LVS Extraction Report
Calibre LVS的使用方法
3.3 Calibre LVS的执行命令:
cd ~/check/calilvs (进入LVS的运一次LVS产生的数据目录,以免影响本次执行结果)
calibre –lvs -hier -spice ./svdb/TOPCELL.sp –hcell hcells -auto ../rule/CLVS.ru |tee TOPCELL.log
File;
• CLVS.ru Calibre LVS规则文件。
Calibre LVS is OK !
Calibre LVS Report File
Circuit Extraction Report File
Connectivity Errors Calibre LVS
Failed !
Calibre LVS Report File
Circuit Extraction Report File
(5) –hcell hcells表示额外得将hcells文件中指定的Layout和电路网表单元进行 比较并在最后的报告中给出相应的比较结果。hcells也可以用其它的文件名
• 3.4 Calibre LVS所用到和产生的文件列表及说明:
• svdb/
这是Calibre LVS在执行过程中

参数提取——精选推荐

参数提取——精选推荐

参数提取对GDSII database进⾏gate-level寄⽣参数抽取VIMICRO 祝侃1.Abstract伴随着SOC技术的发展,⾃动布局布线规模不断扩⼤,同时产品的上市周期由于市场竞争的加剧压⼒也愈来愈⼤。

因此,如何提⾼⾃动布局布线设计中寄⽣参数验证的效率成为众多IC设计者必须要考虑的重要课题。

通过引⼊calibre DRC/LVS/XRC,vimicro已经发展了⼀套提⾼⾃动布局布线设计验证效率的⽅法,这些⽅法包括GDSII⽂件的直接处理,使⽤gate-level寄⽣参数抽取来满⾜数字电路的时序分析验证,以及修改相应的⽂件来加速寄⽣参数的抽取等。

2. Introduction⾸先,在⾃动布局布线结束后,我们通常会进⾏DRC/LVS检查,然后在 layout editor (如Virtuoso)⾥修改错误,最后得到DRC/LVS clean的GDSII ⽂件。

这个时候前端设计⼈员发现功能有问题进⾏了修改,要求⾃动布局布线作 ECO。

这样原先的DRC/LVS检查都要重新做⼀遍。

对DRC/LVS clean的GDSII ⽂件抽取寄⽣参数,然后拿这个含有寄⽣参数的⽹表作 STA,如果时序可以满⾜要求的话,就不需要做那些重复的⼯作了。

Calibre xRC可以对GDSII 数据进⾏gate level 的寄⽣参数抽取.这样的设计流程是针对于简单的ECO改动,例如IO位置的调整,或者对为数不多的逻辑门连接关系的修改。

对于复杂的改动,还必须应⽤⾃动布局布线的 ECO流程.3. Flow Description1).Run hierarchical LVS (PHDB Generation)执⾏hierarchical LVS是为了对layout做器件和连接关系的抽取,并且建⽴版图和⽹表的cross-reference.2).抽取寄⽣参数 (PDB Generation)Calibre XRC 抽取gate level的寄⽣参数.3).写出⽹表 (FMT)Calibre xRC 从第⼆步抽取的寄⽣参数数据中写出DSPF 或 SPEF ⽹表.4).静态时序分析 (STA)PrimeTime 读⼊DSPF 或 SPEF ⽹表,还有原来的verilog ⽹表和cell library,产⽣SDF⽂件.1).LVS-H⾸先要Run hierarchical LVS,就需要设定hcell list.Calibre xRC 叫做xcell.这个xcell list跟普通的LVS使⽤的hcell list差不多,只是⽐LVS要更严格⼀些,需要Calibre识别出所有的standard cells and micro blocks.这样在第⼆步抽取寄⽣参数的时候Calibre 才知道那些出现在hcell list⾥的cells⾥⾯是不要抽取寄⽣参数的⽽只需要抽取top cell的连接线部分就好了.判断xcell是不是正确的,要看lvs report file⾥top cell的统计结果是不是都是cells⽽没有devices.⽐如下⾯这个结果虽然LVS clean, 但是并不适合做gate level RC extraction.LAYOUT CELL NAME: chip_topSOURCE CELL NAME: chip_topINITIAL NUMBERS OF OBJECTSLayout Source Component Type------ ------ --------------Ports: 370 370Nets: 11098 11098Instances: 303 303 MN (4 pins)307 307 MP (4 pins)150 150 ADFULD1 (7 pins)2873 2873 ADFULDL (7 pins)⼀定要保证在top level的报告中看不到device才可以.LAYOUT CELL NAME: chip_topSOURCE CELL NAME: chip_topINITIAL NUMBERS OF OBJECTSLayout Source Component Type------ ------ --------------Ports: 370 370Nets: 10207 10207Instances: 150 150 ADFULD1 (7 pins)2873 2873 ADFULDL (7 pins)33 33 AOI33D1 (9 pins)1 1 AOI33D2 (9 pins)1 1 AOI33D4 (9 pins)LVS的执⾏命令跟普通的LVS是完全⼀样的:calibre –lvs –hier –hcell -spice svdb/ |tee2).PDB Extraction第⼆步抽取寄⽣参数,Calibre XRC 从2006.3版本开始有个新的选项 -asic,使⽤了这个选项,xRC会对asic design进⾏优化以提⾼抽取的速度.这个新的选项可以使gate level extraction的速度提⾼10倍,并且对内存的消耗也⼤⼤降低.calibre –xrc –pdb –asic –hcell [-rc] |tee3).Ouput netlistCalibre xRC可以写出符合不同后仿真⼯具的⽹表格式,⽐如ELDO,HSPICE, SPECTRE 等. 使⽤PrimeTime⼀般需要DSPF 或SPEF 格式. Calibre xRC从 2006.3 的版本开始有⼀个新的选项 “PRIMETIME”来控制DSPF 和SPEF输出格式,可以使输出的SDPF和SPEF⽹表更加符合PrimeTime的要求,且⽹表⼤⼩缩⼩10倍以上.PEX NETLIST DISTRIBUTED filename DSPF [PRIMETIME]PEX NETLIST DISTRIBUTED filename SPEF [PRIMETIME]在rulefile⾥设置好这个选项就可以写出⽹表了:calibre –xrc –fmt –hcell -all [–g] |tee 由于是从GDSII⽂件抽取gate level的寄⽣参数,calibre 读⼊的是GDSII和 spice netlist,但是要输出供PrimeTime使⽤的⽹表就需要对输出⽹表作⼀些特别处理.需要设置⼏个环境变量:PEX_FMT_SPF_INSTANCE_SECTION OFFPEX_FMT_NOXREF_MODEL_MODE NONEPEX_FMT_SPF_NAME_FILTER_MODE “X”PEX_FMT_SPF_LUMPED_MODEL_MODE NONE新的[PRIMETIME]选项也可以⾃动设置PEX_FMT_SPF_INSTANCE_SECTION OFF 和PEX_FMT_SPF_NAME_FILTER_MODE “X”.⼤家千万不要被这么多的运⾏命令和环境变量吓坏了,其实写个批处理就很⽅便了.⽐如批处理的名字叫run_xrc#!/bin/csh -fsetenv PEX_FMT_SPF_NAME_FILTER_MODE "X"setenv PEX_FMT_NOXREF_MODEL_MODE NONEsetenv PEX_FMT_EXCLUDE_NET_FILTER ONsetenv PEX_FMT_SPF_INSTANCE_SECTION OFF\rm -rf ./svdbcalibre -lvs -hier -hcell hcells -spice svdb/DESIGN.sp rules |tee lvs.logcalibre -xrc -pdb -turbo -asic -hcell hcells -rc rules |tee pdb.logcalibre -xrc -fmt -all -hcell hcells rules |tee fmt.log4. Conclusion在这个流程中,Calibre LVS是⼀个被业界认可并且⼴泛采⽤的⼯具.在 LVS 的基础上对GDSII数据进⾏寄⽣参数抽取就变得⾮常简单,易于掌握.Calibre xRC 既可以做transistor level extraction也可以做gate level extraction.在这⾥我们使⽤Calibre xRC对GDSII数据进⾏gate level 寄⽣参数抽取,使整个设计流程,特别是后端设计过程变得更加简单并且节省时间.。

参数提取

参数提取

对GDSII database进行gate-level寄生参数抽取VIMICRO 祝侃1.Abstract伴随着SOC技术的发展,自动布局布线规模不断扩大,同时产品的上市周期由于市场竞争的加剧压力也愈来愈大。

因此,如何提高自动布局布线设计中寄生参数验证的效率成为众多IC设计者必须要考虑的重要课题。

通过引入calibre DRC/LVS/XRC,vimicro已经发展了一套提高自动布局布线设计验证效率的方法,这些方法包括GDSII文件的直接处理,使用gate-level寄生参数抽取来满足数字电路的时序分析验证,以及修改相应的文件来加速寄生参数的抽取等。

2. Introduction首先,在自动布局布线结束后,我们通常会进行DRC/LVS检查,然后在 layout editor (如Virtuoso)里修改错误,最后得到DRC/LVS clean的GDSII 文件。

这个时候前端设计人员发现功能有问题进行了修改,要求自动布局布线作 ECO。

这样原先的DRC/LVS检查都要重新做一遍。

对DRC/LVS clean的GDSII 文件抽取寄生参数,然后拿这个含有寄生参数的网表作 STA,如果时序可以满足要求的话,就不需要做那些重复的工作了。

Calibre xRC可以对GDSII 数据进行gate level 的寄生参数抽取.这样的设计流程是针对于简单的ECO改动,例如IO位置的调整,或者对为数不多的逻辑门连接关系的修改。

对于复杂的改动,还必须应用自动布局布线的 ECO流程.3. Flow Description1).Run hierarchical LVS (PHDB Generation)执行hierarchical LVS是为了对layout做器件和连接关系的抽取,并且建立版图和网表的cross-reference.2).抽取寄生参数 (PDB Generation)Calibre XRC 抽取gate level的寄生参数.3).写出网表 (FMT)Calibre xRC 从第二步抽取的寄生参数数据中写出DSPF 或 SPEF 网表.4).静态时序分析 (STA)PrimeTime 读入DSPF 或 SPEF 网表,还有原来的verilog 网表 和cell library,产生SDF文件.1).LVS-H首先要Run hierarchical LVS,就需要设定hcell list.Calibre xRC 叫做xcell.这个xcell list跟普通的LVS使用的hcell list差不多,只是比LVS要更严格一些,需要Calibre识别出所有的standard cells and micro blocks.这样在第二步抽取寄生参数的时候Calibre才知道那些出现在hcell list里的cells里面是不要抽取寄生参数的而只需要抽取top cell的连接线部分就好了.判断xcell是不是正确的,要看lvs report file里top cell的统计结果是不是都是cells而没有devices.比如下面这个结果虽然LVS clean, 但是并不适合做gate level RC extraction.LAYOUT CELL NAME: chip_topSOURCE CELL NAME: chip_topINITIAL NUMBERS OF OBJECTSLayout Source Component Type------ ------ --------------Ports: 370 370Nets: 11098 11098Instances: 303 303 MN (4 pins)307 307 MP (4 pins)150 150 ADFULD1 (7 pins)2873 2873 ADFULDL (7 pins)一定要保证在top level的报告中看不到device才可以.LAYOUT CELL NAME: chip_topSOURCE CELL NAME: chip_topINITIAL NUMBERS OF OBJECTSLayout Source Component Type------ ------ --------------Ports: 370 370Nets: 10207 10207Instances: 150 150 ADFULD1 (7 pins)2873 2873 ADFULDL (7 pins)33 33 AOI33D1 (9 pins)1 1 AOI33D2 (9 pins)1 1 AOI33D4 (9 pins)LVS的执行命令跟普通的LVS是完全一样的:calibre –lvs –hier –hcell <hcell list> -spice svdb/<layout netlist file> <rulefile> |tee <lvs log file>2).PDB Extraction第二步抽取寄生参数,Calibre XRC 从2006.3版本开始有个新的选项 -asic,使用了这个选项,xRC会对asic design进行优化以提高抽取的速度.这个新的选项可以使gate level extraction的速度提高10倍,并且对内存的消耗也大大降低.calibre –xrc –pdb –asic –hcell <hcell list> [-rc] <rulefile> |tee <pdb log file>3).Ouput netlistCalibre xRC可以写出符合不同后仿真工具的网表格式,比如ELDO,HSPICE, SPECTRE 等. 使用PrimeTime一般需要DSPF 或 SPEF 格式. Calibre xRC从 2006.3 的版本开始有一个新的选项 “PRIMETIME”来控制DSPF 和SPEF输出格式,可以使输出的SDPF和SPEF网表更加符合PrimeTime的要求,且网表大小缩小10倍以上.PEX NETLIST DISTRIBUTED filename DSPF [PRIMETIME]PEX NETLIST DISTRIBUTED filename SPEF [PRIMETIME]在rulefile里设置好这个选项就可以写出网表了:calibre –xrc –fmt –hcell <hcell list> -all [–g] <rulefile> |tee <fmt log file> 由于是从GDSII文件抽取gate level的寄生参数,calibre 读入的是GDSII和 spice netlist,但是要输出供PrimeTime使用的网表就需要对输出网表作一些特别处理.需要设置几个环境变量:PEX_FMT_SPF_INSTANCE_SECTION OFFPEX_FMT_NOXREF_MODEL_MODE NONEPEX_FMT_SPF_NAME_FILTER_MODE “X”PEX_FMT_SPF_LUMPED_MODEL_MODE NONE新的[PRIMETIME]选项也可以自动设置PEX_FMT_SPF_INSTANCE_SECTION OFF 和 PEX_FMT_SPF_NAME_FILTER_MODE “X”.大家千万不要被这么多的运行命令和环境变量吓坏了,其实写个批处理就很方便了.比如批处理的名字叫run_xrc#!/bin/csh -fsetenv PEX_FMT_SPF_NAME_FILTER_MODE "X"setenv PEX_FMT_NOXREF_MODEL_MODE NONEsetenv PEX_FMT_EXCLUDE_NET_FILTER ONsetenv PEX_FMT_SPF_INSTANCE_SECTION OFF\rm -rf ./svdbcalibre -lvs -hier -hcell hcells -spice svdb/DESIGN.sp rules |tee lvs.logcalibre -xrc -pdb -turbo -asic -hcell hcells -rc rules |tee pdb.logcalibre -xrc -fmt -all -hcell hcells rules |tee fmt.log4. Conclusion在这个流程中,Calibre LVS是一个被业界认可并且广泛采用的工具.在 LVS 的基础上对GDSII数据进行寄生参数抽取就变得非常简单,易于掌握.Calibre xRC 既可以做transistor level extraction也可以做gate level extraction.在这里我们使用Calibre xRC对GDSII数据进行gate level 寄生参数抽取,使整个设计流程,特别是后端设计过程变得更加简单并且节省时间.。

eetop[1].cn_05nCalibre xRC

eetop[1].cn_05nCalibre xRC

应用Calibre xRC 辅助模拟电路版图纠错威盛电子(中国)有限公司 蔡光杰[摘要]在模拟电路设计中,在版图完成之后进行带寄生参数仿真是必要的,该仿真能够检查实际的版图在多大程度上符合我们的设计要求。

Calibre xRC是一款优秀的版图寄生电阻电容抽取工具,它能提供非常详细的寄生参数信息。

但是,越是详细的寄生参数网表就必然导致越长的仿真时间,这往往给电路的后仿真带来一些不方便,增加电路纠错的周期。

本文将根据实际工作的经验,介绍如何使用Calibre xRC的RC-Reduction和Lumped C功能来简化寄生参数网表,以缩短电路纠错的周期,以及在实际中的应用效果。

1.寄生电阻电容对模拟电路的影响在模拟电路设计中,电路中的各种寄生效应对性能影响很大。

一般来说,寄生电阻和寄生电容对电路的影响最为明显。

如果忽略寄生效应的影响,会导致仿真结果偏离了真实情况,甚至会出现错误的结果。

如果能抽取出这些寄生效应的数据,结合电路进行仿真,就能够比较准确的模拟真实电路的特性。

Calibre xRC 为我们提供了抽取电路寄生参数的解决方案。

通过对电路版图的分析,Calibre xRC能够抽取对电路性能影响最为重要的寄生电阻和寄生电容。

然而随着电路的复杂度上升,我们抽取出来的带有寄生电容和寄生电阻的网表变得巨大而且复杂,使用这样的网表进行仿真需要的时间也变得非常长。

如果我们通过仿真发现电路存在问题,需要寻找问题所在并要进行多次仿真,则可以通过Calibre xRC 的一些选项来简化网表,并且使得问题更容易被发现。

下面两个例子分别使用RC-Reduction和Lumped C来简化后仿真网表,并且使我们能迅速找到问题所在。

2.快速定位影响电路性能的主要寄生电阻下面举的例子是应用在Audio方面的电路,如图1所示,相对应的版图如图2所示。

图1图2这是一个单声道功率放大器,带音量调节功能和静音功能。

电路由三部分组成,功率放大器,可调电阻单元,数字逻辑控制单元。

calibre提取寄生参数

calibre提取寄生参数

calibre提取寄生参数
Calibre是Mentor Graphics公司开发的一款用于集成电路设计的验证和签核工具,它可以帮助工程师进行电路仿真、布局与版图验证、物理验证、时序分析等任务。

在Calibre中提取寄生参数的方法如下:
1. 打开Calibre软件,并导入待提取寄生参数的版图文件。

2. 在Calibre界面中,选择“Physical”菜单,然后选择“Extract”选项。

3. 在弹出的对话框中,选择需要提取的寄生参数类型,如电阻、电容、电感等。

4. 点击“OK”按钮,Calibre会自动提取出版图中的寄生参数。

5. 提取完成后,可以在Calibre的报告中查看提取的寄生参数值。

需要注意的是,提取寄生参数需要使用正确的版图文件,并且版图中的元件和互连线应该已经正确地连接在一起。

此外,提取寄生参数需要进行多次迭代和优化,以确保提取结果的准确性和可靠性。

后仿真calibre

后仿真calibre
代表新生成的 schematic的 View形式,可以取任意名字,只要不与已有的 view
name重复即可。比如,取做calibre_r,calibre_rc或calibre_rcc,以分别代
表不同的提取形式,本文中直接取成calibre。Cellmap File是描述寄生参量提
取前后器件对应关系的文件,默认的是./calview.cellmap,即 Virtuoso启动目
数提取。Calibre xRC被主流 foundry所支持,具有良好的精确性,特别是对于
模拟和射频电路,输出能够反标回主流的仿真工具中,满足不同的设计流程。使
用 Calibre xRC进行寄生参量提取时,选择 calibreview的输出形式,可以非常
方便的在 Virtuoso的 ADE中直接进行后仿真,以及进行前后仿真结果的比较。
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XCELL YES语句。最后,采用 gate level的方式进行寄生参量提取,确保工具
将 RF器件识别为一子电路。如果采用 GUI的方式,在图 3所示的界面中,选择
gate level提取,而不是transistor level级提取。同时在input选项中的xcell
部分选择已写好的 xcell文件,如图 8所示。
给出了本例中的LNA前仿真和提取RCC之后的后仿真的瞬态结果对比。由此可见,
采用 calibreview的输出形式能够非常方便的在 Virtuoso的 ADE中进行后仿真
和比较前后仿真结果。
5
图 7 LNA前仿真和后仿真瞬态波形对比
使用 XCELL避免寄生参量的重复提取
图 1中,黑线框所示为 RF器件。与一般的 MOS器件不同,这类器件的模型

最新PEX后仿流程(图)

最新PEX后仿流程(图)

P E X后仿流程(图)Calibre PEX 提取寄生参数###后仿前务必把电路中的PIN都用大写来表示###RULE:打开LVS中的,编辑去掉注释符号//,保存。

如下图,进入画好的版图中,运行calibre –>Run pex,rules就用刚才修改后的cmos018ic.dgo.lvs.cal。

运行目录为/home/aaa/caliberules/run_pex。

Input中的layout 和netlistOutput选择:format中的spectre。

Run PEX。

参数提取已完成,关闭calibre。

准备带寄生参数的仿真。

新建一个后仿用的文件夹/home/aaa/postsim,在文件夹中一共放入五个相关文件。

/home/aaa/simulation/inv_sim/spectre/schematic中两个:netlist中的input.scs和psf中的runObFile。

以及提取出来的3个寄生参数文件:/home/aaa/calibrules/run_pex中如下三个文件。

把这五个文件都放入postsim中,开始修改文件语句:打开input.scs和list,将list中的PIN脚顺序换位input.scs 中的顺序,然后删除input.scs中的// Library name: fd// Cell name: inv// View name: schematicsubckt inv GND IN OUT VDDMP0 (OUT IN VDD VDD) pmos_1p8 w=(10.000u) l=180n as=(3.75p) ad=(2.7p) \ ps=(15.75u) pd=(10.54u) nrd=0.027000 nrs=0.037500 m=(1)*(4) \par=((1)*(4)) dtemp=0MN0 (OUT IN GND GND) nmos_1p8 w=(5.000u) l=180n as=(1.875p) ad=(1.35p) \ps=(8.25u) pd=(5.54u) nrd=0.054000 nrs=0.075000 m=(1)*(4) \par=((1)*(4)) dtemp=0ends inv// End of subcircuit definition.然后替换为include "list"如下保存,在后仿文件夹下启动终端,输入spectre –raw psf input.scs&No errors!!在终端输入wavescan&弹出results browser,File->Open Rseults…,弹出choose Data Directory,选择psf选择psf,OK选择tran-tran。

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使用Calibre xRC实现RFCMOS电路的寄生参量提取及后仿真中国科学院微电子研究所郭慧民[摘要]Calibre xRC是Mentor Graphics公司用于寄生参量提取的工具,其强大的功能和良好的易用性使其得到业界的广泛认可。

本文以采用RFCMOS工艺实现的LNA为例,介绍使用Calibre xRC对RFCMOS电路寄生参量提取,以Calibreview 形式输出以及在Virtuoso的ADE中直接后仿真的流程。

本文还将讨论Calibre xRC特有的XCELL方式对包含RF器件的电路仿真结果的影响。

采用Calibre xRC提取寄生参量采用RFCMOS工艺设计低噪声放大器(LNA),其电路图如图1所示,版图如图2所示。

图1 LNA的电路图图2 LNA的版图Calibre支持将其快捷方式嵌入在Virtuoso平台中。

用户只需在自己.cdsinit文件中加入以下一行语句:load( strcat( getShellEnvVar("MGC_HOME") "/lib/calibre.skl" ))就可以在virtuoso的菜单中出现“calibre”一项,包含如下菜单:点击Run PEX,启动Calibre xRC的GUI,如图3所示。

Outputs菜单中的Extraction Type里,第一项通常选择Transistor Level或Gate Level,分别代表晶体管级提取和门级提取。

第二项可以选择R+C+CC,R+C,R,C+CC,其中R 代表寄生电阻,C代表本征寄生电容,CC代表耦合电容。

第三项可以选择No Inductance,L或L+M,分别代表不提取电感,只提取自感和提取自感与互感。

这些设置由电路图的规模和提取的精度而定。

在Format一栏中,可以选择SPECTRE,ELDO,HSPICE等网表形式,也可以选择Calibre xRC提供的CALIBREVIEW形式。

本文中选择CALIBREVIEW形式。

Use Names From可以根据需要选择SCHEMATIC或LAYOUT。

图3 PEX的GUI界面设置完毕后,点击Run PEX,开始寄生参量提取。

通常,Calibre xRC先执行LVS,之后提取寄生参量,最后将电路图中的原有的器件和提取出的寄生电容,电阻和电感反馈到一新生成的带寄生信息的电路图中。

PEX完成后,弹出如下对话框:图4 Calibre View设置界面其中,Output Library表示输出新生成的电路图的library,通常选为提取寄生参量前的schematic和symbol所在的library即可。

Calibre View Type 代表新生成的schematic的View形式,可以取任意名字,只要不与已有的view name重复即可。

比如,取做calibre_r,calibre_rc或calibre_rcc,以分别代表不同的提取形式,本文中直接取成calibre。

Cellmap File是描述寄生参量提取前后器件对应关系的文件,默认的是./calview.cellmap,即Virtuoso启动目录下的calview.cellmap文件。

如果是第一次提取,需要按下面步骤配置这个文件。

其他选项默认即可。

点击OK,即开始配置calview.cellmap文件,首先弹出如图5左所示对话框:图5 设置calview.cellmap文件的对话框这个对话框用来配置在新生成的带有寄生参量的电路图中的器件所对应的library,cell和view。

本文中名为nmos_rfw5与foundry的PDK中提供的rfnmos2v5w的symbol相对应。

点击Auto Map Pins,将自动出现Pin Map。

如果不能自动匹配,通常是由于layout提取出的器件的pin的个数和symbol中pin的个数不一致,可以通过修改rule文件使其pin的数目一致。

这样新生成的带寄生参量的电路图中将以这个symbol代表这个器件。

其他的器件依此类推。

最后要确定提出的寄生电容和寄生电阻的符号,通常采用analogLib中的cap 和res即可,如图5右所示。

全部器件设置完成后,在所选的Output Library中将出现cellname为lna,view为calibre的cell。

打开后通常无法直接看到器件,这是由于其中包含的symbol太多,每个symbol太小难以全部显示。

可以执行CTRL+A,找到symbol 的大致位置,再放大查看。

这个calbre的view中包含了与symbol对应的pin,原来电路图中器件的符号,和生成的寄生电容和电阻,它们构成了带有寄生信息的电路图。

因此,可以直接使用这个电路图进行后仿真。

直接在ADE中进行后仿真直接采用前仿真时的测试电路,在composer中通过Tools->Analog Environment启动ADE。

在setup菜单中选择Environment,弹出如图6所示对话框。

图6 ADE中的Environment对话框在Switch View List中的最前端填入calibre。

工具生成网表时,将按照顺序首先寻找名为calibre的view,然后是spectre,依此类推。

如果需要仿真不同参数提取条件下的结果,只要将相应的view名称(比如calibre_r,calibre_rc,calibre_rcc等)放置在最前端Switch View List即可。

其它各项默认,点击OK。

选择仿真类型,进行仿真,这一步骤与前仿真完全相同。

图7给出了本例中的LNA前仿真和提取RCC之后的后仿真的瞬态结果对比。

由此可见,采用calibreview的输出形式能够非常方便的在Virtuoso的ADE中进行后仿真和比较前后仿真结果。

图7 LNA前仿真和后仿真瞬态波形对比使用XCELL避免寄生参量的重复提取图1中,黑线框所示为RF器件。

与一般的MOS器件不同,这类器件的模型是代工厂经过实际测量得到的参数,在spice model中通过子电路表示。

因此,它的模型中已经包含了器件的寄生信息。

而且,由于这类器件的面积通常较大,其中的寄生电容和寄生电阻值是相当可观的。

比如,在本设计中,所示的每个RFMOSFET的宽和长分别为500um和0.24um,每个器件包含50个finger。

如果工具对RF器件的内部也进行提取,将会对导致器件的寄生电容和电阻重复提取。

为了确保提取正确,Calibre xRC提供一种称为“黑盒”提取的方法,可以将指定的器件(通常是RF器件)看作理想器件,对其内部的节点之间的寄生电容和寄生电阻不再提取。

具体步骤如下:首先,先定义xcell文件,例如;cellL cellLcellR cellRcellM cellM左边是版图单元的名称,右边是电路图单元的名称。

其中所指定的器件版图和电路图必须是单独的单元。

通过这种方式定义版图和原理图单元的对应关系,以及提取寄生时所需要屏蔽的版图单元。

其次,在XRC rule中添加PEX IDEALXCELL YES语句。

最后,采用gate level的方式进行寄生参量提取,确保工具将RF器件识别为一子电路。

如果采用GUI的方式,在图3所示的界面中,选择gate level提取,而不是transistor level级提取。

同时在input选项中的xcell 部分选择已写好的xcell文件,如图8所示。

图8 设置xcell的界面完成以上设置后,运行PEX进行寄生参量提取,步骤与未采用XCELL时相同。

XCELL对LNA仿真结果的影响图9,图10和图11分别给出了是否采用XCELL对LNA瞬态性能,S21参数和噪声系数的影响。

图9 是否采用XCELL对LNA的瞬态性能的影响图10 是否采用XCELL对LNA的S21的影响图11 是否采用XCELL对LNA的NF的影响可见,是否采用XCELL对LNA的性能有比较大的影响。

主要有两个原因:首先,不加XCELL将RF器件内部的栅电容提了出来,增大了负载电容,降低的S21,进而降低了电压增益。

其次,不加XCELL将RF器件内部的栅电阻提了出来,增大的噪声系数。

因此,对于像LNA这种对寄生电阻和电容非常敏感的模块,在提取时必须采用XCELL,避免将RF器件内部的寄生电容和电阻提出,才能得到准确的结果。

总结Calibre xRC是Mentor Graphics公司著名的验证工具Calibre的寄生参数提取模块,它具有丰富的输出格式,支持数字、模拟、射频及混合电路的寄生参数提取。

Calibre xRC被主流foundry所支持,具有良好的精确性,特别是对于模拟和射频电路,输出能够反标回主流的仿真工具中,满足不同的设计流程。

使用Calibre xRC进行寄生参量提取时,选择calibreview的输出形式,可以非常方便的在Virtuoso的ADE中直接进行后仿真,以及进行前后仿真结果的比较。

对于习惯Virtuoso图形化界面进行仿真的用户,采用Calibre view的输出可以让版图,后仿真非常平滑的连接在一起,让设计流程更顺畅。

Calibre xRC还提供XCELL的特殊提取形式能够避免采用Design Kit方式设计的器件(比如PCELL、RF)内部寄生参量重复提取,确保仿真结果准确无误,降低设计流片失败的风险,提高芯片的良率。

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