寄生参数提取-CalibrexRC培训班
cadence后仿教程
点击Start RVE导出如上图窗口，再点击“寄生虫” 按扭，弹出寄生参数窗口（见下页）
这里列出了所有节点的 名称，到地电容（C） 和线间电容(CC)的大小. 如果想要具体察看某个 节点到其他节点的寄生 电容的大小,那么选选 中这个节点,如左图所 示,再点击按扭”P”,弹出 窗口(如左下图),在 Capacitance选项卡中 列出了节点IN与 OUT,GND,VDD之间的 寄生电容的大小.
6.Run PEX
弹出两个框：一个 是Calibre View配 置对话框（左 图），一个是寄生 参数文本（见下 页）． 注意左边两个设 置，其他默认即 可．
6.Run PEX
第一次运行PEX会弹 出映射文件向导， 引导大家生成 MAP文件． 以后就不用设置了． 除了寄生电阻寄生电 容以外，所有器件 都用st02中的模型 来映射．
设置好库文件和仿真类型,点击Run 即可开始后仿!
方法二:
请参见LAB2 里的
Mixed-level simulation (简单说就是建一个config 文件,可以自己配制仿真 所调用的view的类型)
<3>指定提取哪些节点的寄生参数： 默认是ALL Nets（提取所有节点） 也可以自定义（Specified Nets）：可以提取除了指
定节点以外的所有节点（Exclude），也可以只提取指定的 节点（Include），在相应的文本框里写入节点的net名即 可，或者点击右侧的小箭头，然后在弹出的原理图里选择你 想输入的节点，按ESC键，你所选择的节点名就自动填在左 侧文本框中．
至此,我们仍未进行后仿,我们只是提取出 了寄生参数,并生成了带这些寄生参数的 calibre view,这都是为后仿做准备. 接下来介绍如何后仿.
参数提取
对GDSII database进行gate-level寄生参数抽取VIMICRO 祝侃1.Abstract伴随着SOC技术的发展，自动布局布线规模不断扩大，同时产品的上市周期由于市场竞争的加剧压力也愈来愈大。
因此，如何提高自动布局布线设计中寄生参数验证的效率成为众多IC设计者必须要考虑的重要课题。
通过引入calibre DRC/LVS/XRC，vimicro已经发展了一套提高自动布局布线设计验证效率的方法，这些方法包括GDSII文件的直接处理，使用gate-level寄生参数抽取来满足数字电路的时序分析验证，以及修改相应的文件来加速寄生参数的抽取等。
2. Introduction首先，在自动布局布线结束后，我们通常会进行DRC/LVS检查，然后在 layout editor (如Virtuoso)里修改错误，最后得到DRC/LVS clean的GDSII 文件。
这个时候前端设计人员发现功能有问题进行了修改，要求自动布局布线作 ECO。
这样原先的DRC/LVS检查都要重新做一遍。
对DRC/LVS clean的GDSII 文件抽取寄生参数，然后拿这个含有寄生参数的网表作 STA，如果时序可以满足要求的话，就不需要做那些重复的工作了。
Calibre xRC可以对GDSII 数据进行gate level 的寄生参数抽取.这样的设计流程是针对于简单的ECO改动，例如IO位置的调整，或者对为数不多的逻辑门连接关系的修改。
对于复杂的改动，还必须应用自动布局布线的 ECO流程.3. Flow Description1).Run hierarchical LVS (PHDB Generation)执行hierarchical LVS是为了对layout做器件和连接关系的抽取，并且建立版图和网表的cross-reference.2).抽取寄生参数 (PDB Generation)Calibre XRC 抽取gate level的寄生参数.3).写出网表 (FMT)Calibre xRC 从第二步抽取的寄生参数数据中写出DSPF 或 SPEF 网表.4).静态时序分析 (STA)PrimeTime 读入DSPF 或 SPEF 网表,还有原来的verilog 网表 和cell library,产生SDF文件.1).LVS-H首先要Run hierarchical LVS,就需要设定hcell list.Calibre xRC 叫做xcell.这个xcell list跟普通的LVS使用的hcell list差不多，只是比LVS要更严格一些，需要Calibre识别出所有的standard cells and micro blocks.这样在第二步抽取寄生参数的时候Calibre才知道那些出现在hcell list里的cells里面是不要抽取寄生参数的而只需要抽取top cell的连接线部分就好了.判断xcell是不是正确的，要看lvs report file里top cell的统计结果是不是都是cells而没有devices.比如下面这个结果虽然LVS clean, 但是并不适合做gate level RC extraction.LAYOUT CELL NAME: chip_topSOURCE CELL NAME: chip_topINITIAL NUMBERS OF OBJECTSLayout Source Component Type------ ------ --------------Ports: 370 370Nets: 11098 11098Instances: 303 303 MN (4 pins)307 307 MP (4 pins)150 150 ADFULD1 (7 pins)2873 2873 ADFULDL (7 pins)一定要保证在top level的报告中看不到device才可以.LAYOUT CELL NAME: chip_topSOURCE CELL NAME: chip_topINITIAL NUMBERS OF OBJECTSLayout Source Component Type------ ------ --------------Ports: 370 370Nets: 10207 10207Instances: 150 150 ADFULD1 (7 pins)2873 2873 ADFULDL (7 pins)33 33 AOI33D1 (9 pins)1 1 AOI33D2 (9 pins)1 1 AOI33D4 (9 pins)LVS的执行命令跟普通的LVS是完全一样的:calibre –lvs –hier –hcell <hcell list> -spice svdb/<layout netlist file> <rulefile> |tee <lvs log file>2).PDB Extraction第二步抽取寄生参数，Calibre XRC 从2006.3版本开始有个新的选项 -asic,使用了这个选项,xRC会对asic design进行优化以提高抽取的速度.这个新的选项可以使gate level extraction的速度提高10倍,并且对内存的消耗也大大降低.calibre –xrc –pdb –asic –hcell <hcell list> [-rc] <rulefile> |tee <pdb log file>3).Ouput netlistCalibre xRC可以写出符合不同后仿真工具的网表格式,比如ELDO,HSPICE, SPECTRE 等. 使用PrimeTime一般需要DSPF 或 SPEF 格式. Calibre xRC从 2006.3 的版本开始有一个新的选项 “PRIMETIME”来控制DSPF 和SPEF输出格式,可以使输出的SDPF和SPEF网表更加符合PrimeTime的要求,且网表大小缩小10倍以上.PEX NETLIST DISTRIBUTED filename DSPF [PRIMETIME]PEX NETLIST DISTRIBUTED filename SPEF [PRIMETIME]在rulefile里设置好这个选项就可以写出网表了:calibre –xrc –fmt –hcell <hcell list> -all [–g] <rulefile> |tee <fmt log file> 由于是从GDSII文件抽取gate level的寄生参数,calibre 读入的是GDSII和 spice netlist,但是要输出供PrimeTime使用的网表就需要对输出网表作一些特别处理.需要设置几个环境变量:PEX_FMT_SPF_INSTANCE_SECTION OFFPEX_FMT_NOXREF_MODEL_MODE NONEPEX_FMT_SPF_NAME_FILTER_MODE “X”PEX_FMT_SPF_LUMPED_MODEL_MODE NONE新的[PRIMETIME]选项也可以自动设置PEX_FMT_SPF_INSTANCE_SECTION OFF 和 PEX_FMT_SPF_NAME_FILTER_MODE “X”.大家千万不要被这么多的运行命令和环境变量吓坏了,其实写个批处理就很方便了.比如批处理的名字叫run_xrc#!/bin/csh -fsetenv PEX_FMT_SPF_NAME_FILTER_MODE "X"setenv PEX_FMT_NOXREF_MODEL_MODE NONEsetenv PEX_FMT_EXCLUDE_NET_FILTER ONsetenv PEX_FMT_SPF_INSTANCE_SECTION OFF\rm -rf ./svdbcalibre -lvs -hier -hcell hcells -spice svdb/DESIGN.sp rules |tee lvs.logcalibre -xrc -pdb -turbo -asic -hcell hcells -rc rules |tee pdb.logcalibre -xrc -fmt -all -hcell hcells rules |tee fmt.log4. Conclusion在这个流程中,Calibre LVS是一个被业界认可并且广泛采用的工具.在 LVS 的基础上对GDSII数据进行寄生参数抽取就变得非常简单,易于掌握.Calibre xRC 既可以做transistor level extraction也可以做gate level extraction.在这里我们使用Calibre xRC对GDSII数据进行gate level 寄生参数抽取,使整个设计流程,特别是后端设计过程变得更加简单并且节省时间.。
新一代寄生参数提取软件ICExt
ｌ 袢值 （ ） 时Ｍ（） Ｆ群值（ ｝ ｆ ｉ ｓ ｂ ｍ 谖 箍ｆ Ｉｉ（） 加 速 比 ％） ｆ ｕ ｓ ￣Ｊ ｊ ＇
图 ２ １一个典型 的 ３ Ｄ互连寄生 电容结构 ． 一
宜例 ｌ 蛮例 ２ 例３
０ ５９ ５ ８ Ｎ． Ａ．
快几十甚至上百倍 。Ｑ Ｅ Ｂ Ｍ采用的是基于直接边 界
内存原因已经无法计算 ， Ｑ Ｅ 而 Ｂ Ｍ依 然在较短 的时
间得到了计算结果。 这些测试结果表 明 Ｑ Ｅ Ｂ Ｍ相 比 三维场求解提 取软件 ｘ确实具有三维结构处理能
的 ６ ％与 Ｉ ５ ｃ技术有关 。它对 国民生产总值的贡献 两种电容计算方法 ，对于具有复杂三维互连结构的 进行大规模 的全芯 是计算机产业的 ２ ， 倍 是钢铁产业 的 ２０ 倍 。过去 关键线 网采用 维场求解方法 ， ００
四十年来 ， 技术一直按 Ｍ ｏ 定律持续高速地发 Ｉ ｃ ｏｒ ｅ
维普资讯
新一代寄生参数提取软件 Ｉ ｔ ＯＥ ｘ
北京华天 中汇科技有限公 司 陆涛涛 杜 玉惠
中芯国际集成电路制造 （ 上海 ） 有限公 司 文建
寿国平
１ 背 景 ．
在高速发展 的现代科学技术中，作为信息产业
算速度快 ， 但精度较低 ， 以准确处理复杂的三维结 难 构。 ● 数值模拟方法通过求解场方程计算互连 电
１８ ４８ ５ ５ ４ｌ
９ ５６ ５ ３ ２９ ｌ
，． （３ 】％ －． ８
６４ ９ ４ ５ ４
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匀介质 ， 此产品具有一定的影响。随机漫步方法是
注 ： 件 Ｘ的 版 本 是 ２ ０ ． ６ 软 ４ ０ ０
利用统计学原理的非确定性数值算法 ，已用于软件
eetop[1].cn_05nCalibre xRC
![eetop[1].cn_05nCalibre xRC](https://img.taocdn.com/s3/m/32308bf59e31433239689340.png)
应用Calibre xRC 辅助模拟电路版图纠错威盛电子（中国）有限公司 蔡光杰[摘要]在模拟电路设计中，在版图完成之后进行带寄生参数仿真是必要的，该仿真能够检查实际的版图在多大程度上符合我们的设计要求。
Calibre xRC是一款优秀的版图寄生电阻电容抽取工具，它能提供非常详细的寄生参数信息。
但是，越是详细的寄生参数网表就必然导致越长的仿真时间，这往往给电路的后仿真带来一些不方便，增加电路纠错的周期。
本文将根据实际工作的经验，介绍如何使用Calibre xRC的RC-Reduction和Lumped C功能来简化寄生参数网表，以缩短电路纠错的周期，以及在实际中的应用效果。
1．寄生电阻电容对模拟电路的影响在模拟电路设计中，电路中的各种寄生效应对性能影响很大。
一般来说，寄生电阻和寄生电容对电路的影响最为明显。
如果忽略寄生效应的影响，会导致仿真结果偏离了真实情况，甚至会出现错误的结果。
如果能抽取出这些寄生效应的数据，结合电路进行仿真，就能够比较准确的模拟真实电路的特性。
Calibre xRC 为我们提供了抽取电路寄生参数的解决方案。
通过对电路版图的分析，Calibre xRC能够抽取对电路性能影响最为重要的寄生电阻和寄生电容。
然而随着电路的复杂度上升，我们抽取出来的带有寄生电容和寄生电阻的网表变得巨大而且复杂，使用这样的网表进行仿真需要的时间也变得非常长。
如果我们通过仿真发现电路存在问题，需要寻找问题所在并要进行多次仿真，则可以通过Calibre xRC 的一些选项来简化网表，并且使得问题更容易被发现。
下面两个例子分别使用RC-Reduction和Lumped C来简化后仿真网表，并且使我们能迅速找到问题所在。
2．快速定位影响电路性能的主要寄生电阻下面举的例子是应用在Audio方面的电路，如图1所示，相对应的版图如图2所示。
图1图2这是一个单声道功率放大器，带音量调节功能和静音功能。
电路由三部分组成，功率放大器，可调电阻单元，数字逻辑控制单元。
RC寄生参数提取在数模混合IC设计中的应用
1概述基于全定制设计方法设计的模拟模块以及标准单元库在完成版图工作后，为确保版图符合设计要求且连线正确需要进行DRC和LVS检查。
集成电路通过版图设计最终转化到硅片后，由于同层以及不同层材料之间寄生参数的影响会使电路性能与最初仿真结果产生偏差甚至使电路无法正常工作。
因此，电路完成DRC和LVS后还需进行版图寄生参数提取（LPE：layout parasitic extraction）和寄生电阻提取（PRE，parasitic resistance extraction）[1]。
大规模数字集成电路芯片的物理实施中，完成布线后的一项重要工作是进行静态时序分析（STA：static timing analysis）。
在时序分析前，则首先需要对芯片的物理版图设计进行包括电阻、电容以及电感的参数提取，再进行延时计算。
版图设计的完整寄生参数应当包括R、C、L、K，其中L（电感）和K（互感）在单元库版图和低频数字IC中常常忽略[2]。
LPE/PRE完成后我们将会得到一个含有大量寄生元件信息的电路SPICE或CDL 格式网表文件。
该网表文件反映了电路版图的精确特性。
用它进行SPICE后仿真（post-simulation）。
如RC寄生参数提取在数模混合IC设计中的应用王巍（国家集成电路设计深圳产业化基地）摘要：目前的数模混合集成电路设计中，需要对模拟部分进行后版图仿真并对整体电路进行时序分析。
版图后仿真需要进行晶体管级的寄生参数提取，芯片时序分析则需要对互连线进行寄生参数提取。
RC 寄生参数提取的精确度和效率在很大程度上影响着整体芯片设计的质量和效率。
Abstract:In the current mixed analog-digital circuit design,the analog module need to do post-layout simulation and the full-chip need to do STA.While the post-layout simulation need the RC extraction in transistor-level and the interconnect delay also need to be extracted in order to do STA.The definition and efficiency of the RC extraction are very important to the quality of the full-chip design.果后仿真结果同样满足设计要求，那么这时就能够确定版图设计有问题。
后仿真calibre
name重复即可。比如，取做calibre_r，calibre_rc或calibre_rcc，以分别代
表不同的提取形式，本文中直接取成calibre。Cellmap File是描述寄生参量提
取前后器件对应关系的文件，默认的是./calview.cellmap，即 Virtuoso启动目
数提取。Calibre xRC被主流 foundry所支持，具有良好的精确性，特别是对于
模拟和射频电路，输出能够反标回主流的仿真工具中，满足不同的设计流程。使
用 Calibre xRC进行寄生参量提取时，选择 calibreview的输出形式，可以非常
方便的在 Virtuoso的 ADE中直接进行后仿真，以及进行前后仿真结果的比较。
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XCELL YES语句。最后，采用 gate level的方式进行寄生参量提取，确保工具
将 RF器件识别为一子电路。如果采用 GUI的方式，在图 3所示的界面中，选择
gate level提取，而不是transistor level级提取。同时在input选项中的xcell
部分选择已写好的 xcell文件，如图 8所示。
给出了本例中的LNA前仿真和提取RCC之后的后仿真的瞬态结果对比。由此可见，
采用 calibreview的输出形式能够非常方便的在 Virtuoso的 ADE中进行后仿真
和比较前后仿真结果。
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图 7 LNA前仿真和后仿真瞬态波形对比
使用 XCELL避免寄生参量的重复提取
图 1中，黑线框所示为 RF器件。与一般的 MOS器件不同，这类器件的模型
calibre寄生参数提取
calibre寄生参数提取
寄生参数提取是指从设计中提取出寄生参数，以进行后续的分析和仿真。
在Calibre 中，有多种寄生参数提取器可供选择，以下是其中几种：
- RCX：标准RC提取器，可以提取晶体管和互连线的电容和电阻等寄生参数。
- xRC：扩展RC提取器，提供了更高级的功能，如几何抽象、子网合并、等效电路分析等。
- StarRC：寄生参数提取器，可以提取复杂的芯片级互连线寄生参数，包括互联线交叉、几何扭曲、设备变形等。
- QRC：快速RC提取器，可以在短时间内提取大规模的互连线寄生参数，支持多线程计算和分布式计算等高级功能。
- PEX：功率网提取器，可以提取功率网的电容和电阻等寄生参数。
在使用Calibre提取寄生参数时，你需要根据设计需求和工艺厂提供的文件，选择合适的提取器并进行相应的设置。
如果你需要了解更详细的信息，可以查阅Calibre的文档或联系技术支持。
Calibre xRC的使用
Calibre xRC 的使用1．版图中的寄生参数在使用Calibre xRC提取寄生参数之前，先介绍一下电路中的寄生参数。
一般来讲，寄生参数有寄生电阻、寄生电容、寄生电感等，其中寄生电阻和寄生电容对电路的影响最为明显。
在版图中，各导电层如铝线、多晶等及导电层之间的接触孔只要有电流通过就会有寄生电阻。
两层导电层之间会存在寄生电容，寄生电容一般可分为本征（intrinsic）和耦合（coupled）两种，本征电容是指导电层到衬底（substrate）的电容，它有两种类型，如图1中所示：＃1为intrinsic plate电容，＃4和＃5为intrinsic fringe电容；耦合电容是指导电层在不同网线之间的电容，图1中＃2、＃3和＃6就属于这种，其中＃2为nearbody 电容，＃3为crossover fringe电容，＃6为crossover plate电容。
图1 寄生电容模型电路中寄生参数的存在给电路的工作造成了一定的影响，寄生电阻的存在会影响到电路的功耗，寄生RC会影响电路中的信号完整性，等等。
所以在版图完成后，必须提取出版图中的寄生参数，将它们反标入逻辑电路中一起进行仿真，以此来检查版图设计的准确性。
2．Calibre xRC功能简介Calibre xRC提供了多种寄生参数提取解决方案。
它可以根据电路设计的不同要求来提取不同的寄生参数网表，针对全定制电路和模拟电路可以提取晶体管级（transistor level）的网表，针对自动布局布线产生的电路可以提取门级（gate level）网表，针对数模混合电路可以提取混合级（ADMS）的电路网表。
它还可以根据不同的电路分析要求进行提取，针对电路的功耗（Power）分析，只进行寄生电阻的提取，针对电路的噪声（Noise）分析而仅对寄生电容的提取，针对电路的时序（Timing）分析而提取相应的RC或RCC网表，针对电路的信号完整性（Signal Integrity）分析提取寄生RC或RCC网表。
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寄生参数提取-Calibre xRC培训班
（1天）
课程描述：
Mentor Graphics 的Calibre 是深亚微米物理验证的工业标准。
本次课程将教会用户IC设计流程中有效的使用Calibre xRC进行寄生参数提取。
更有相应的练习课程可加深对Calibre xRC概念和技术的理解，增加Calibre xRC的使用经验。
在这次课中可以学到：
●如何编写Calibre xRC所需的文件；
●如何使用Calibre xRC进行寄生参数提取，产生Lumped－C、Distributed
RC和RCC网表等；
●如何分析Calibre xRC的报告和了解提取出来的网表结果等；
●了解Calibre xRC与其他EDA供应商的工具的接口。
适合的听众：
●IC设计工程师和版图工程师；
●需要编写rule files的工程师；
●CAD支持小组。
需要的知识：
●IC版图设计的知识；
●使用Calibre LVS的经验；
●了解电路仿真的基本知识；
●了解SPICE网表；
●熟悉UNIX；
●版图验证概念和工具的知识（非必需）。
附录1：
Calibre xRC for Parasitic Extraction Training Course Schedule
●Morning
⏹Introduce Calibre xRC
⏹Foundational Flow Concepts
⏹Parasitic Elements and Netlists
⏹Transistor-Level Extraction
⏹Lab
●Morning
⏹Gate-Level Extraction
⏹Customizing Output Netlists
⏹Hierarchical Extraction
⏹Lab
⏹Q&A。