基于RISC-V调试协议的片上调试系统设计与实现
Arm7应用
• 存储器控制器
• • 总线仲裁 • – 处理来自ARM7和外设数据控制器的请 求 • – 3个1M 字节的片内存储区 • – 一个256M 字节的片内外设区 • • 对齐(alignment)检测 • • 重映射(Remap)命令
• – 低供耗RC 振荡器，3 到20MHz 的片上 振荡器和一个PLL • • 电源管理控制器(PMC) • – 可以通过软件进行电源优化 • – 三个可编程的外部时钟信号 • • 先进的中断控制器(AIC) • 调试单元(DBGU) • • 周期性间隔定时器(PIT) • • 时间窗看门狗(WDT) • • 实时定时器(RTT) • – 时钟来源于片内RC 振荡器
•
随着技术的发展和应用的需求，对嵌入式系统的应用要求 越来越高，传统的系统机应用和嵌入式应用的界限越来越模 糊，以51系列为主的单片机应用越来越不适应这种需求，而 以ARM为内核的32位高档单片机经过数年的发展，价格越来 越低，接近单片机的成本，而性能又高很多，有操作系统支 持,在很多领域已经取代了8位单片机的应用，这也是大势所趋。
ARM7TDMI 处理器综述
ARM7TDMI内核有两个指令集，既可以 执行高性能32位的ARM®指令集，也可 以执行16位的高代码密度Thumb®指令集， 从而可以使用户在高性能和高代码密度 之间进行平衡。基于ARMv4T 冯-诺依曼 结构的RISC 处理器，具有三级流水线， 即指令获取(F) 、解码(D)和执行(E)三个 阶段。运行速度可达55 MHz， 0.9 MIPS/MHz
常见嵌入式系统三件套:ARM 、DSP、FPGA/CPLD….Βιβλιοθήκη ARM 、DSP、FPGA对比
• ARM：是32位单片机，由于结构和计算速度的原因，主要做控制， 目前适合做事务处理或者中低端应用，从中高级工控到简单语音/ 图片（不含视频）处理 。 • DSP：它从16位~32位，内部采用哈佛结构，特别适合数据处理。 其中16位DSp适合中高级工控到简单语音/图片（不含视频）处理； 其中32位DSp适合复杂语音/图片/视频处理 ，综合速度比fpga慢 比arm快，做控制也可以大材小用，在控制方面编程难 不如arm通 用性好 • FPGA：新型FPGA可以用内部乘法器/寄存器/内存块构造软核， 例如构造ARM，则可以实现ARM的功能；若构造成DSP，则可以 实现DSP的功能。不过FPGA的功耗较大，一般情况下构造 ARM/DSP不如专用ARM/DSP方便，成本也高，但是在高速信号 处理时，可以采用并行结构，大大提高处理速度，超过目前最快 的DSP。
基于现场可编程门阵列的RISC处理器设计
（ ｌ ｇ ｆ ｎｏ ｍａｉｎ Ｓ ｉ ｃ ｎ ｎ ｉｅ ｒ ｇ Ｓ ａ ｄ ｎ ｉｅ ｓ ｙｏ ｃｅ ｃ ｎ ｅ ｈ ｏ ｏ ｙ Ｑｉｇ ａ ６ ５ ， ｈｎ ） Ｃｏｌ ｅ ｆｒ ｔ ｃｅ ｅａ ｄＥ ｇｎ ｅ ｎ ， ｈ ｎ ｏ ｇＵｎｖ ｒｉ ｆ ｉｎ ｅａ ｄＴ ｃ ｎ ｌ ｇ ， ｎ ｄ ｏ２ ６ Ｃ ｉａ ｅ ｏＩ ｏ ｎ ｉ ｔ Ｓ １ ０
［ ｂ ｔａ ｔ ｈｓ ａｅ ｅｉｎ ｅｄ ｄＲ ｄ ｃｄＩｓ ｕｔ ｎＳ ｔ ｍｐ ｔ （ ＩＣ） ｅ ｔ ｌ ｒｃｓｉｇＵ ｉＣＰ ｂｓｄｏ ｉｌ ｏ ｒｍｍａ ｌ Ａ ｓｒｃ ］Ｔ ｉｐ ｐ ｒ ｓ ｓ ｅ ｄ ｅ ｅ ｕ ｅ ｔ ｃｉ ｅ ｄ ｇ ａ ｍｂ ｎｒ ｏ Ｃｏ ｕｅ Ｒ Ｓ Ｃ ｎ ａ Ｐｏ ｅｓｎ ｎｔ Ｕ） ａｅ ｎＦｅ Ｐ ｇａ ｒ ｒ （ ｄｒ ｂｅ
结构 ，本文设计和 实现一种较通用的 ＭＩＳ Ｃ Ｕ，通过超高 Ｐ Ｐ 速集成电路硬件描述语言（ｅ ｉ ｐｅ ｔ ｒｔ ａｄ ａｅ Ｖｒ Ｈｇ Ｓ ｅｄＩ ｅ ａｅ Ｈ ｒｗ ｒ ｙ ｈ ｎｇ ｄ
基 金项 目：国家 “ ６ ”计划基金 资助重点项 目（ ０ Ａ ０ ２ Ｏ ） ８３ ２ ９ Ａ ６ ７ １； Ｏ 山东科 技大学 “ 星计划”基金 资助项 目（ １４ １） 群 ｑ ０ ０ ｘ １
文献 标识码：Ａ
中 圈分类号： Ｐ３・ Ｔ３２ ３
基 于现 场 可 编程 门阵列 的 ＲＩ Ｃ 处理 器设 计 Ｓ
东野长磊
（ 山东科技大学信息科学与工程学院 ，山东 青 岛 ２ ６ １） ６ ５ ０
摘
要 ：基于现场 可编程 门阵列（Ｐ Ａ 平 台，设 计嵌入 式精 简指令集计 算机（ＩＣ 中央 处理器（Ｐ ） ＦＧ ） ＲＳ） Ｃ Ｕ 。参考 无 内部互锁流 水级微处理器
8位RISC_MCU_CORE设计
(N
杭州电子工业学院学报
/NN’ 年
间取一个折衷， 最终决定 !"#$%$& 的设计指标如下： 采用 !"#$ 体系结构。 所有指令位宽一致， 指令字长为 ’( 位， 指令集与 )"$’*$*+ 的指令集兼容。 一个指令周期为一个时钟周期， 单指令单周期 （程序转移指令除外） 。 内部数据总线及 ,-& 操作为 . 位。内建 . 级硬件堆栈， 允许中断。 数据存储器为 ’/. 0 . 位； 程序存储器为 (1 0 ’( 位 （可扩充） ， 且有两种模式： 内建 （,#"$ 模式） 、 外挂 （ 2)3, 模式） 。
"
’/09>9& 的设计要求
鉴于 ’/09>9& 94?; 的主要应用领域， 其规模、 速度、 代码效率的综合考虑非常重要， 设计周期也是 考虑因素之一。在分析了其它 >9& 94?; 的设计后， 试图在电路规模、 设计周期、 执行速度、 代码效率之
收稿日期： !88" B "" B 8" 作者简介： 黄继业 （"CA= B ） ， 男， 浙江宁波人， 电子工程 6 !88" 届本科毕业生， 万方数据
摘要： 本文介绍基于 ’/09 体系结构的微控制器 /D 核 B B ’/09>9& 94?; 的设计与实现。主要包括 指令集分析、 指令译码与控制器的设计。 ’/09>9& 94?; 规则的指令格式缩减了译码单元规模； 优 化设计的时序控制逻辑， 使取指部件与执行部件同时工作， 实现了二级流水线， 达到单周期单指令 （程序转移指令例外） 的执行速度。’/09>9& 94?; 用可综合的 3;?E54F ,:* 描述， 按设计流程进行各 级仿真验证， 最后在 3;?E54F G* 上完成系统级指令测试。 关键词： 超大规模集成电路； 流水线； 3;?E54F 综合 中图分类号： 1D@"" 文献标识码： ) 文章编号： （!88"） "88" B C"H# 8# B 88@C B 8A
ARM与FPGA的接口实现
4.2 基于Altera公司的Excalibur 系列芯片实现的图像采集处理系统
4.2 基于FPGA+ARM实现的星敏感器
4.2.1 星敏感器的原理框图
星空
光学 系统
图像 传感器
信号 处理
星点 提取
星图 识别
姿态 计算
姿态
导航星库
星表/导航星
观测星图/观测星
4.2.2 星敏感器的相关技术
镜头设计 图像传感器选择 图像驱动 图像处理（星图识别）
3 SOPC开发工具及开发流程
QUARTUS II + SOPC Builder + Nios II IDE
EDK(XPS+SDK) + ISE
－参考书 《基于EDK的FPGA嵌入 式系统开发》
4 嵌入式系统应用实例
4.1 基于Altera公司的Excalibur 系列芯片的EPXA10开发板
2 FPGA的嵌入式处理器
选择软核处理器还是硬核处理器？
对处理器的性能要求不高（仅要求几个到一两百个DMIPS，采用不多的 FPGA资源就可以，则采用嵌入软核处理器是合适的选择。
需要数据、协议处理能力超过300DMIPS，且难以由多个处理器分担，则
采用1,100MIPS的高性能PowerPC嵌入硬核处理器较合适。 FPGA中嵌入的处理器应当与FPGA及其所面向的市场、应用需求相匹配。
是否需要在FPGA中嵌入处理器？
FPGA适合用于逻辑控制、接口控制、规则数据处理，设计具有复杂算 法和逻辑控制系统时，需要结合使用嵌入式处理器 对系统集成度要求较高，将处理器嵌入FPGA能最大限度地提高系统集 成度，降低系统设计复杂度，加快上市时间。 对需求变化提供较大的灵活性，在FPGA中嵌入处理器较为合适。FPGA 与芯片处理器的结合的优点是无
什么是HiFive1？详细介绍HiFive1开发套件的核心
什么是HiFive1？详细介绍HiFive1开发套件的核心前言：作为一名嵌入式系统开发人员一直在想方设法进一步缩短开发时间，特别是针对概念验证和快速原型开发。
虽然开发套件已成为捷径之选，但设计人员需要找到一个平衡点，既兼顾外形尺寸和广受支持的生态系统，又要考虑性能要求。
ArduinoUno 开发板就是这种需要找到平衡点的很好例子。
什么是HiFive1？HiFive1 开发套件基于一款集成32 位RISC-V（读音“risk-five”）处理器内核的微控制器。
该开发板可接受Arduino 式盾板，从而大幅提升了其对嵌入式设计快速原型开发的实用性。
HiFive1 的核心是RISC-V 处理器内核。
这就需要Arduino 开发板背后的开源概念，并将其一直扩展到处理器本身。
RISC-V 是开放式指令集架构(ISA)，基于两个基础：自20 世纪80 年代以来一直采用的精简指令集计算(RISC) 概念，以及开源原则。
因为RISC-V ISA 是开源的，所以可自由地用于任何目的。
任何人都可以设计、制造和销售基于RISC-V 的芯片和软件，而无需支付版税。
Arduino 式针座（包含注意事项）HiFive1 开发套件复制了Arduino 独特的I/O 针座布局。
它可以接受数以百计可用Arduino 盾板中的多数类型，但有几点需要注意。
首先，微控制器没有模拟输入引脚。
HiFive1 开发套件的Arduino 式针座只能进行数字I/O、中断和脉冲宽度调制(PWM) 引脚分配。
Arduino Uno 开发板上A0 至A5 模拟引脚所用的物理针座位置在HiFive1 开发板上标注为D14 至D19 数字I/O 引脚。
如果有必要添加模拟功能，可使用众多可用模数转换器(ADC)、数模转换器(DAC) 或组合ADC/DAC Arduino 盾板中的一种。
EDA
Internal Register File
readrb writerc
8.2 SOPC设计应用 设计应用
SOPC系统设计包括哪些内容：软件设计和硬件设计两个部分，既有软硬件的独立设计，又有软 系统设计包括哪些内容：软件设计和硬件设计两个部分，既有软硬件的独立设计， 系统设计包括哪些内容 硬件协同设计以及系统调试技术。 硬件协同设计以及系统调试技术。 8.2.1 SOPC系统设计流程 系统设计流程 8.2.2 SOPC系统硬件设计 系统硬件设计 8.2.3 SOPC系统软件开发 系统软件开发 8.2.4 NiosⅡ自定义指令逻辑 Ⅱ
8.2.2 SOPC系统硬件设计 系统硬件设计
举例：利用Nios II处理器控制外围 处理器控制外围LED的显示系统设计 举例：利用 处理器控制外围 的显示系统设计 SOPC系统硬件设计包括：QuartusII开发环境下的硬件设计、SOPC Builder开发环境下构建 系统硬件设计包括： 开发环境下的硬件设计、 系统硬件设计包括 开发环境下的硬件设计 开发环境下构建 Nios II嵌入式处理器系统。 嵌入式处理器系统。 嵌入式处理器系统 硬件设计主要完成的工作： 处理器的构建和外围设备接口的设计， 硬件设计主要完成的工作：Nios II处理器的构建和外围设备接口的设计，在Quartus II中完成引 处理器的构建和外围设备接口的设计 中完成引 脚分配、电路综合及下载。 脚分配、电路综合及下载。 目的：熟悉SOPC系统的硬件设计流程和方法。 系统的硬件设计流程和方法。 目的：熟悉 系统的硬件设计流程和方法
Ⅱ处理器 8.1.3 Nios Ⅱ处理器
SOPC的核心：是嵌入式处理器内核。SOPC系统中的嵌入式内核可以使用任意一款软核处理器或 的核心：是嵌入式处理器内核。 的核心 系统中的嵌入式内核可以使用任意一款软核处理器或 硬核处理器，该处理器可以非常复杂而且功能强大，也可以非常简单。 硬核处理器，该处理器可以非常复杂而且功能强大，也可以非常简单。所以人们选择处理器 一般都会考虑相应的硬件和软件开发工具以及该处理器与可编程逻辑器件、 时，一般都会考虑相应的硬件和软件开发工具以及该处理器与可编程逻辑器件、外部设备的 接口能力。 接口能力。 Nios II处理器：是Altera公司的产品，是目前使用较多的一款嵌入式软核处理器，具有可配置性、 处理器： 公司的产品， 处理器 公司的产品 是目前使用较多的一款嵌入式软核处理器，具有可配置性、 成本低、灵活性高的优势。 成本低、灵活性高的优势。 Nios II处理器特性： 处理器特性： 处理器特性 位指令集； （1）32位指令集； ） 位指令集 位数据总线宽度和32位地址空间 （2）32位数据总线宽度和 位地址空间； ） 位数据总线宽度和 位地址空间； 个通用寄存器和32个外部中断源 （3）32个通用寄存器和 个外部中断源； ） 个通用寄存器和 个外部中断源； 乘法器和除法器； （4）32×32乘法器和除法器； ） × 乘法器和除法器 位和128位乘法的专用指令 位乘法的专用指令； （5）可以计算 位和 ）可以计算64位和 位乘法的专用指令； （6）单精度浮点运算指令； ）单精度浮点运算指令； 的调试逻辑， （7）基于边界扫描测试 ）基于边界扫描测试JTAG的调试逻辑，支持硬件断点、数据触发以及片内和片外调试跟踪； 的调试逻辑 支持硬件断点、数据触发以及片内和片外调试跟踪； 个用户自定义指令逻辑； （8）最多支持 ）最多支持256个用户自定义指令逻辑； 个用户自定义指令逻辑 万条指令每秒） （9）最高 ）最高250DMIPS（25000万条指令每秒）的性能。 （ 万条指令每秒 的性能。
RISC-V内核低功耗蓝牙BLE单片机CH573手册
说明CH573/CH571数据手册版本：V1.1概述CH573是集成BLE无线通讯的32位RISC微控制器。
片上集成低功耗蓝牙BLE通讯模块、全速USB 主机和设备控制器及收发器、SPI、4个串口、ADC、触摸按键检测模块、RTC等丰富的外设资源。
功能l内核Core：- 32位RISC处理器WCH RISC-V3A- 支持RV32IMAC指令集，硬件乘法和除法- 低功耗两级流水线- 多档系统主频，最低32KHz- 特有高速的中断响应机制l512K字节非易失存储FlashROM：- 448KB用户应用程序存储区CodeFlash- 32KB用户非易失数据存储区DataFlash- 24KB系统引导程序存储区BootLoader- 8KB系统非易失配置信息存储区InfoFlash - 支持ICP、ISP和IAP，支持OTA无线升级- 20MHz系统主频下基本零等待l18K字节易失数据存储SRAM：- 16KB双电源供电的睡眠保持存储区RAM16K - 2KB双电源供电的睡眠保持存储区RAM2Kl电源管理和低功耗：- 支持3.3V和2.5V电源，CH573X支持1.8V - 内置DC-DC转换，0dBm发送功率时电流6mA - 空闲模式Idle：1.5mA- 暂停模式Halt：320uA- 睡眠模式Sleep：1.4uA～6uA多档- 下电模式Shutdown：0.3uA～1.3uA多档- 可选低功耗或高精度的电池电压低压监控l安全特性：AES-128加解密，芯片唯一IDl低功耗蓝牙BLE：- 集成2.4GHz RF收发器和基带及链路控制- 接收灵敏度-96dBm，可编程+5dBm发送功率- BLE符合Bluetooth Low Energy 4.2规范- 在0dBm发送功率时无线通讯距离约100米- 提供优化的协议栈和应用层API，支持组网l通用串行总线USB：- 内置USB控制器和DMA，支持64字节数据包- 集成USB 2.0全速收发器PHY，无需外围- 支持全/低速的Host主机和Device设备模式l实时时钟RTC：支持定时和触发两种模式l模数转换ADC：- 12位模数转换器，支持差分和单端输入- 10路外部模拟信号通道和2路内部信号l触摸按键检测模块TouchKey：10路通道l定时器Timer和脉宽调制PWM：- 4组26位定时器，16MHz主频定时可达4.2S - 4路捕捉/采样，支持上升沿/下降沿/双边沿- 4路26位PWM输出，8路8位PWM输出l异步串口UART：- 4组独立UART，兼容16C550，内置8级FIFO - 23位计数器，通讯波特率可达6Mbps- UART0支持部分Modem，支持硬件自动流控- UART0支持多机通讯时从机地址自动匹配l串行外设接口SPI：- 内置FIFO，支持DMA- SCK串行时钟频率可达系统主频的一半- 支持Master和Slave模式l时钟：内置PLL，内置32KHz时钟l温度转感器TSl通用输入输出端口GPIO：- 22个GPIO，其中4个支持5V信号输入- 可选上拉或下拉电阻，可选输出驱动能力- 所有GPIO支持电平或边沿中断输入- 所有GPIO支持电平或边沿唤醒输入l封装形式：QFN28_4X4、QFN32_4X4、QFN20_3X3CH571基于CH573简化，去掉了USB host主机和触摸按键检测模块、8位PWM模块和两个串口，FlashROM总容量仅256KB，只支持2.3V以上电源电压。
CH573RISC-V仿真开启及使用
CH573RISC-V仿真开启及使⽤
RISC-V芯⽚仿真器使⽤
第⼀步：开启仿真
1）仿真开启需要芯⽚进⼊BOOT模式；
如：CH573，上电是PB22接地，通过USB（PB10、PB11）和串⼝1（PA8、PA9）连接PC端ISP⼯具； 2）确保芯⽚进⼊BOOT，启动仿真；
第⼆步：仿真器连接
1）查找MounRiver_Studio编译器安装⽬录下的MounRiver_Studio\ExTool⽂件夹找到
2）按照Link说明选择Link⼯作模式（注意区分Risc-V模式和arm模式）和物理连接；
如下图（需共地，下图是连在同⼀个HUB下，已经共地）：
第三步：编译器设置（配置1次即可）
如下图CH573的ADC例⼦，进⾏⼯程配置：
第四步：仿真下载
RISC-V点击右图下载固件，编译下放会提⽰信息
仿真模式下不能开启休眠，BLE，USB⽆法仿真
第五步：开始仿真
第六步：等待进⼊仿真界⾯，开始仿真。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
基于RISC-V调试协议的片上调试系统设计与实现
许霁航;杨靓;娄冕;张海金
【期刊名称】《微电子学与计算机》
【年(卷),期】2022(39)12
【摘 要】为满足RISC-V架构生态中对RISC-V平台软件调试的需求,设计并实现
了一种基于RISC-V调试协议的片上调试系统.该系统通过调试传输模块实现并隐
藏调试模块内部寄存器访问逻辑,将其简化为JTAG串行信号实现与宿主机的交互,
并通过调试模块实现了调试所必需的处理器全面监控与存储访问功能.在基本调试
功能的基础上,进一步实现了总线直接访问、程序缓存和基于触发模块的触发功能,
并在兼容RISC-V调试协议的情况下实现了事件序列触发功能.该片上调试系统依
托于自研RISC-V处理器硬件平台,通过GDB与OpenOCD构成的宿主机软件环
境进行功能测试.经过与其他RISC-V架构处理器对比和FPGA测试表明,该片上调
试系统功能丰富,能够满足目前RISC-V平台调试的功能需求.
【总页数】7页(P86-92)
【作 者】许霁航;杨靓;娄冕;张海金
【作者单位】西安微电子技术研究所
【正文语种】中 文
【中图分类】TN47
【相关文献】
1.一种扩展的片上实时调试系统设计2.基于JTAG的片上调试器与调试系统的设计
实现3.基于RISC-V微处理器的软硬件调试方法研究与实现4.可重用片上仿真调试
协议结构5.基于轻量化远程过程调用的RISC-V调试协议栈方案
因版权原因，仅展示原文概要，查看原文内容请购买